JPH06260505A - 半導体結晶の成長方法 - Google Patents
半導体結晶の成長方法Info
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- JPH06260505A JPH06260505A JP7071093A JP7071093A JPH06260505A JP H06260505 A JPH06260505 A JP H06260505A JP 7071093 A JP7071093 A JP 7071093A JP 7071093 A JP7071093 A JP 7071093A JP H06260505 A JPH06260505 A JP H06260505A
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Abstract
(57)【要約】
【目的】特性の優れたＴＦＴ等のトランジスタを形成す
るための、一層結晶欠陥を少なくすることができ且つ均
一に結晶成長させ得る半導体結晶の成長方法を提供す
る。 【構成】半導体結晶の形成方法は、（イ）絶縁基材１０
上に非晶質半導体層１６を形成する工程と、（ロ）非晶
質半導体層１６に低温アニール処理を施して多結晶半導
体層１６Ａを形成する工程と、（ハ）トランジスタのチ
ャネル形成予定領域を含む多結晶半導体層の所定の領域
１８にイオン注入を施してかかる所定の領域１８を非晶
質化し、所定の領域以外の領域２０を結晶成長のための
核領域２０Ａとして残す工程と、（ニ）一部分が非晶質
化された半導体層に低温アニール処理を施し、核領域か
ら結晶粒を固相成長させて単結晶あるいは多結晶を形成
する工程、から成る。
るための、一層結晶欠陥を少なくすることができ且つ均
一に結晶成長させ得る半導体結晶の成長方法を提供す
る。 【構成】半導体結晶の形成方法は、（イ）絶縁基材１０
上に非晶質半導体層１６を形成する工程と、（ロ）非晶
質半導体層１６に低温アニール処理を施して多結晶半導
体層１６Ａを形成する工程と、（ハ）トランジスタのチ
ャネル形成予定領域を含む多結晶半導体層の所定の領域
１８にイオン注入を施してかかる所定の領域１８を非晶
質化し、所定の領域以外の領域２０を結晶成長のための
核領域２０Ａとして残す工程と、（ニ）一部分が非晶質
化された半導体層に低温アニール処理を施し、核領域か
ら結晶粒を固相成長させて単結晶あるいは多結晶を形成
する工程、から成る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴと略す）等のトランジスタの製造に適した半
導体結晶の成長方法に関する。
下、ＴＦＴと略す）等のトランジスタの製造に適した半
導体結晶の成長方法に関する。
【０００２】
【従来の技術】アモルファス状シリコンあるいは多結晶
シリコンの薄膜を用いたＴＦＴを負荷素子に用いた積層
型ＳＲＡＭが提案されている。また、ＴＦＴは、液晶表
示装置の画素駆動素子や周辺素子にも使用されている。
オン電流特性、サブスレッショールド特性、オン／オフ
電流比等に高性能を要求されるＴＦＴにおいては、通
常、多結晶シリコン薄膜が用いられる。
シリコンの薄膜を用いたＴＦＴを負荷素子に用いた積層
型ＳＲＡＭが提案されている。また、ＴＦＴは、液晶表
示装置の画素駆動素子や周辺素子にも使用されている。
オン電流特性、サブスレッショールド特性、オン／オフ
電流比等に高性能を要求されるＴＦＴにおいては、通
常、多結晶シリコン薄膜が用いられる。
【０００３】多結晶シリコン中には、単結晶シリコン中
よりも、シリコン原子の未結合手が高密度に存在し、そ
れらがＴＦＴのオフ時におけるリーク電流発生の原因と
なり、ＴＦＴのオン時における動作速度の低下の原因と
もなっている。従って、ＴＦＴの特性を向上させるため
には、結晶欠陥の少ない均一性に優れた多結晶シリコン
薄膜あるいは単結晶シリコンを含む薄膜を形成すること
が重要な課題である。
よりも、シリコン原子の未結合手が高密度に存在し、そ
れらがＴＦＴのオフ時におけるリーク電流発生の原因と
なり、ＴＦＴのオン時における動作速度の低下の原因と
もなっている。従って、ＴＦＴの特性を向上させるため
には、結晶欠陥の少ない均一性に優れた多結晶シリコン
薄膜あるいは単結晶シリコンを含む薄膜を形成すること
が重要な課題である。
【０００４】多結晶シリコン結晶粒の形成は、従来、通
常の化学的気相成長法、あるいはランダム固相成長法に
よって行われている。しかしながら、通常の化学的気相
成長法では、大きな多結晶シリコン結晶粒を形成しよう
とした場合、均一な膜質を有し且つ低リークで高移動度
を有する多結晶シリコン膜を形成することは困難であ
る。ランダム固相成長法では、多結晶シリコン結晶粒の
粒径が１μｍ以上の大粒径化された多結晶シリコン薄膜
を形成することは可能であるが、多結晶シリコン結晶粒
を選択的に成長させることが難しく、しかもＴＦＴ活性
領域内に結晶粒界が存在することが多い。その結果、粒
界領域の多少によって、リーク電流や閾値電圧等のＴＦ
Ｔ特性にばらつきが生じ、ＴＦＴの信頼性が低下するだ
けでなく、ＴＦＴのライフタイムの短縮を招く。
常の化学的気相成長法、あるいはランダム固相成長法に
よって行われている。しかしながら、通常の化学的気相
成長法では、大きな多結晶シリコン結晶粒を形成しよう
とした場合、均一な膜質を有し且つ低リークで高移動度
を有する多結晶シリコン膜を形成することは困難であ
る。ランダム固相成長法では、多結晶シリコン結晶粒の
粒径が１μｍ以上の大粒径化された多結晶シリコン薄膜
を形成することは可能であるが、多結晶シリコン結晶粒
を選択的に成長させることが難しく、しかもＴＦＴ活性
領域内に結晶粒界が存在することが多い。その結果、粒
界領域の多少によって、リーク電流や閾値電圧等のＴＦ
Ｔ特性にばらつきが生じ、ＴＦＴの信頼性が低下するだ
けでなく、ＴＦＴのライフタイムの短縮を招く。
【０００５】多結晶シリコン薄膜を用いた場合のこれら
の問題を改善するために、近年、非晶質化のためのＳｉ
+注入ドーズ量を所定の位置において少なくしておき、
かかる所定の位置に結晶化のためのシリコン核を残す方
法が、例えば特開平３−１２５４２２号公報に提案され
ている。
の問題を改善するために、近年、非晶質化のためのＳｉ
+注入ドーズ量を所定の位置において少なくしておき、
かかる所定の位置に結晶化のためのシリコン核を残す方
法が、例えば特開平３−１２５４２２号公報に提案され
ている。
【０００６】この公報の実施例４に開示された方法を、
図６の形成工程図に基づき説明する。先ず、図６の
（Ａ）に示すように、絶縁基板５１上に電子ビーム蒸着
法にて非晶質シリコン層５２を形成する。そして、この
非晶質シリコン層５２に低温アニール（窒素ガス中で６
００゜Ｃ、５０時間）を施すと、固相成長によって１〜
４μｍの粒径の多結晶シリコン膜５２Ａが形成される
（図６の（Ｂ）参照）。その後、図６の（Ｃ）に示すよ
うに、多結晶シリコン層５２Ａの上面にリソグラフィー
技術を用いてレジストマスク５３を形成し、レジストマ
スク５３で被覆されていない多結晶シリコン層５２Ａに
高ドーズ量でＳｉ+を選択的にイオン注入する。このイ
オン注入によって、レジストマスク５３で被覆されてい
ない多結晶シリコンは非晶質シリコン５２Ｂとなる。そ
の後、レジストマスク５３を除去して、図６の（Ｄ）に
示すように、レジストマスクで被覆されていた多結晶シ
リコンの領域を中心にして低温固相成長法によりシリコ
ン結晶を成長させ、単結晶シリコン領域５４を形成す
る。
図６の形成工程図に基づき説明する。先ず、図６の
（Ａ）に示すように、絶縁基板５１上に電子ビーム蒸着
法にて非晶質シリコン層５２を形成する。そして、この
非晶質シリコン層５２に低温アニール（窒素ガス中で６
００゜Ｃ、５０時間）を施すと、固相成長によって１〜
４μｍの粒径の多結晶シリコン膜５２Ａが形成される
（図６の（Ｂ）参照）。その後、図６の（Ｃ）に示すよ
うに、多結晶シリコン層５２Ａの上面にリソグラフィー
技術を用いてレジストマスク５３を形成し、レジストマ
スク５３で被覆されていない多結晶シリコン層５２Ａに
高ドーズ量でＳｉ+を選択的にイオン注入する。このイ
オン注入によって、レジストマスク５３で被覆されてい
ない多結晶シリコンは非晶質シリコン５２Ｂとなる。そ
の後、レジストマスク５３を除去して、図６の（Ｄ）に
示すように、レジストマスクで被覆されていた多結晶シ
リコンの領域を中心にして低温固相成長法によりシリコ
ン結晶を成長させ、単結晶シリコン領域５４を形成す
る。
【０００７】
【発明が解決しようとする課題】特開平３−１２５４２
２号公報に記載された結晶の成長方法においては、結晶
化のためのシリコン核を形成する位置は制御されてい
る。しかしながら、シリコン核の形成位置と、単結晶シ
リコン領域から形成すべきトランジスタとの位置関係は
明示されていない。微小な多結晶のシリコン核から固相
成長させた場合、固相成長後に残ったシリコン核は、固
相成長によって得られた単結晶領域よりも結晶性が良く
ない。従って、シリコン核がＴＦＴのチャネル形成予定
領域に位置した場合、得られるＴＦＴの特性にばらつき
が生じ、ＴＦＴの信頼性が低下するという問題がある。
２号公報に記載された結晶の成長方法においては、結晶
化のためのシリコン核を形成する位置は制御されてい
る。しかしながら、シリコン核の形成位置と、単結晶シ
リコン領域から形成すべきトランジスタとの位置関係は
明示されていない。微小な多結晶のシリコン核から固相
成長させた場合、固相成長後に残ったシリコン核は、固
相成長によって得られた単結晶領域よりも結晶性が良く
ない。従って、シリコン核がＴＦＴのチャネル形成予定
領域に位置した場合、得られるＴＦＴの特性にばらつき
が生じ、ＴＦＴの信頼性が低下するという問題がある。
【０００８】従って、本発明の目的は、特性の優れたＴ
ＦＴ等のトランジスタを形成するために、一層結晶欠陥
を少なくすることができ且つ均一に結晶成長させ得る半
導体結晶の成長方法を提供することにある。
ＦＴ等のトランジスタを形成するために、一層結晶欠陥
を少なくすることができ且つ均一に結晶成長させ得る半
導体結晶の成長方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体結晶の形
成方法は、上記の目的を達成するために、（イ）絶縁基
材上に非晶質半導体層を形成する工程と、（ロ）非晶質
半導体層に低温アニール処理を施して多結晶半導体層を
形成する工程と、（ハ）トランジスタのチャネル形成予
定領域を含む多結晶半導体層の所定の領域にイオン注入
を施してかかる所定の領域を非晶質化し、所定の領域以
外の領域を結晶成長のための核領域として残す工程と、
（ニ）一部分が非晶質化された半導体層に低温アニール
処理を施し、核領域から結晶粒を固相成長させて単結晶
あるいは多結晶を形成する工程、から成ることを特徴と
する。
成方法は、上記の目的を達成するために、（イ）絶縁基
材上に非晶質半導体層を形成する工程と、（ロ）非晶質
半導体層に低温アニール処理を施して多結晶半導体層を
形成する工程と、（ハ）トランジスタのチャネル形成予
定領域を含む多結晶半導体層の所定の領域にイオン注入
を施してかかる所定の領域を非晶質化し、所定の領域以
外の領域を結晶成長のための核領域として残す工程と、
（ニ）一部分が非晶質化された半導体層に低温アニール
処理を施し、核領域から結晶粒を固相成長させて単結晶
あるいは多結晶を形成する工程、から成ることを特徴と
する。
【００１０】本発明の半導体結晶の成長方法の一態様に
おいては、絶縁基板を傾斜させ且つ回転させながらイオ
ン注入を行うことが、小さな核領域を形成するという観
点から好ましい。絶縁基板の法線に対するイオン注入角
度は３０〜６０度であることが望ましい。更に、イオン
注入におけるイオン種はＳｉ+やＧｅ+とすることができ
るが、中でもＧｅ+であることが好ましい。結晶成長の
ための核領域は、１つのトランジスタ形成予定領域につ
き１つであることが、トランジスタ形成予定領域に結晶
粒界を出来る限り無くすために必要である。尚、結晶成
長のための核領域は、トランジスタのチャネル形成予定
領域に近接していることが望ましい。
おいては、絶縁基板を傾斜させ且つ回転させながらイオ
ン注入を行うことが、小さな核領域を形成するという観
点から好ましい。絶縁基板の法線に対するイオン注入角
度は３０〜６０度であることが望ましい。更に、イオン
注入におけるイオン種はＳｉ+やＧｅ+とすることができ
るが、中でもＧｅ+であることが好ましい。結晶成長の
ための核領域は、１つのトランジスタ形成予定領域につ
き１つであることが、トランジスタ形成予定領域に結晶
粒界を出来る限り無くすために必要である。尚、結晶成
長のための核領域は、トランジスタのチャネル形成予定
領域に近接していることが望ましい。
【００１１】
【作用】本発明の半導体結晶の成長方法においては、非
晶質半導体層に低温アニール処理を施して多結晶半導体
層を形成する。こうして得られた多結晶粒の多くは特定
のオリエンテーションを有している。従って、かかる多
結晶粒を結晶成長のための核領域とすれば、固相成長に
よって得られた結晶粒は結晶性が良好な単結晶粒を多く
含むことになる。単結晶は多結晶と比べて欠陥密度が低
く、トランジスタの活性層として望ましい。
晶質半導体層に低温アニール処理を施して多結晶半導体
層を形成する。こうして得られた多結晶粒の多くは特定
のオリエンテーションを有している。従って、かかる多
結晶粒を結晶成長のための核領域とすれば、固相成長に
よって得られた結晶粒は結晶性が良好な単結晶粒を多く
含むことになる。単結晶は多結晶と比べて欠陥密度が低
く、トランジスタの活性層として望ましい。
【００１２】本発明においては、トランジスタのチャネ
ル形成予定領域を含む多結晶半導体層の所定の領域にイ
オン注入を施してかかる所定の領域を非晶質化し、所定
の領域以外の領域を結晶成長のための核領域として残
す。この核領域における多結晶の多くは特定のオリエン
テーションを有しているので、固相成長後のトランジス
タのチャネル形成予定領域はほぼ単結晶で占められ、ト
ランジスタの特性のばらつきを抑制することが可能とな
る。
ル形成予定領域を含む多結晶半導体層の所定の領域にイ
オン注入を施してかかる所定の領域を非晶質化し、所定
の領域以外の領域を結晶成長のための核領域として残
す。この核領域における多結晶の多くは特定のオリエン
テーションを有しているので、固相成長後のトランジス
タのチャネル形成予定領域はほぼ単結晶で占められ、ト
ランジスタの特性のばらつきを抑制することが可能とな
る。
【００１３】また、イオン注入におけるイオン種をＧｅ
+とすれば、移動度の増大、リーク電流の低減を図るこ
とが可能になる。
+とすれば、移動度の増大、リーク電流の低減を図るこ
とが可能になる。
【００１４】
【実施例】以下、図面を参照して、本発明の半導体薄膜
の形成方法を実施例に基づき説明する。尚、図面は、半
導体薄膜の形成工程及びＴＦＴの作製工程を説明するた
めの模式的な一部断面図である。
の形成方法を実施例に基づき説明する。尚、図面は、半
導体薄膜の形成工程及びＴＦＴの作製工程を説明するた
めの模式的な一部断面図である。
【００１５】（実施例−１）実施例−１は、本発明の半
導体薄膜の形成方法を、ボトムゲート型ｐ型薄膜トラン
ジスタから成るＭＯＳ型トランジスタの製造に適用した
例である。
導体薄膜の形成方法を、ボトムゲート型ｐ型薄膜トラン
ジスタから成るＭＯＳ型トランジスタの製造に適用した
例である。
【００１６】［工程−１００］絶縁基板１０上に、非晶
質半導体層を形成する。そのために、先ず、石英から成
る絶縁基板１０の上に、従来の方法に基づき、非晶質シ
リコン層又は多結晶シリコン層を厚さ１００ｎｍ堆積さ
せ、フォトリソグラフィ技術及びエッチング技術によっ
てゲート電極１２を形成する。次に、通常の方法で、全
面にＳｉＯ2から成るゲート酸化膜１４を厚さ３０ｎｍ
堆積させる。こうして、図１の（Ａ）に模式的な一部断
面図で示す構造を得ることができる。
質半導体層を形成する。そのために、先ず、石英から成
る絶縁基板１０の上に、従来の方法に基づき、非晶質シ
リコン層又は多結晶シリコン層を厚さ１００ｎｍ堆積さ
せ、フォトリソグラフィ技術及びエッチング技術によっ
てゲート電極１２を形成する。次に、通常の方法で、全
面にＳｉＯ2から成るゲート酸化膜１４を厚さ３０ｎｍ
堆積させる。こうして、図１の（Ａ）に模式的な一部断
面図で示す構造を得ることができる。
【００１７】次に、全面に非晶質シリコンから成る非晶
質半導体層１６を、従来のＣＶＤ法で堆積させる（図１
の（Ｂ）参照）。非晶質半導体層１６の厚さを、例えば
４０ｎｍとする。非晶質半導体層１６の堆積温度を５０
０゜Ｃ以下とすることが望ましい。これ以上の堆積温度
にすると、堆積した非晶質半導体層１６中に多結晶が不
規則に成長してしまい、次の低温アニールによって高い
配向性を有する多結晶半導体層を形成できなくなるから
である。場合によっては、次に、非晶質半導体層１６の
高密度化及び均一性向上のため、非晶質半導体層１６の
焼き締めアニールを行うことが望ましい。焼き締めアニ
ールの条件として、Ｎ2等の不活性ガス雰囲気下、４０
０゜Ｃ、１時間を例示することができる。
質半導体層１６を、従来のＣＶＤ法で堆積させる（図１
の（Ｂ）参照）。非晶質半導体層１６の厚さを、例えば
４０ｎｍとする。非晶質半導体層１６の堆積温度を５０
０゜Ｃ以下とすることが望ましい。これ以上の堆積温度
にすると、堆積した非晶質半導体層１６中に多結晶が不
規則に成長してしまい、次の低温アニールによって高い
配向性を有する多結晶半導体層を形成できなくなるから
である。場合によっては、次に、非晶質半導体層１６の
高密度化及び均一性向上のため、非晶質半導体層１６の
焼き締めアニールを行うことが望ましい。焼き締めアニ
ールの条件として、Ｎ2等の不活性ガス雰囲気下、４０
０゜Ｃ、１時間を例示することができる。
【００１８】［工程−１１０］その後、非晶質半導体層
１６から結晶粒を固相成長させて多結晶半導体層１６Ａ
を形成する（図１の（Ｃ）参照）。固相成長のための低
温アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。多結晶半導体層１６Ａは主に多結
晶シリコンから成り、相当の割合の多結晶シリコンは
〈１００〉配向を有する。
１６から結晶粒を固相成長させて多結晶半導体層１６Ａ
を形成する（図１の（Ｃ）参照）。固相成長のための低
温アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。多結晶半導体層１６Ａは主に多結
晶シリコンから成り、相当の割合の多結晶シリコンは
〈１００〉配向を有する。
【００１９】［工程−１２０］その後、トランジスタの
チャネル形成予定領域を含む多結晶半導体層１６Ａの所
定の領域１８にイオン注入を施して所定の領域を非晶質
化し、所定の領域１８以外の領域２０を結晶成長のため
の核領域として残す。そのために、全面にレジスト層を
形成し、フォトリソグラフィ技術によって所定の領域１
８以外の領域２０をレジスト層２２によって被覆する
（図１の（Ｃ）参照）。レジスト層２２は、０．３５〜
０．５μｍ径程度の大きさが望ましい。また、レジスト
層２２を、トランジスタのゲート電極１２及びソース・
ドレイン形成予定領域から０．５μｍ程度離れた位置に
設けることが望ましい。これによって、後の工程におい
て、ゲート電極及びソース・ドレイン領域を均一な結晶
粒中に形成し得る。
チャネル形成予定領域を含む多結晶半導体層１６Ａの所
定の領域１８にイオン注入を施して所定の領域を非晶質
化し、所定の領域１８以外の領域２０を結晶成長のため
の核領域として残す。そのために、全面にレジスト層を
形成し、フォトリソグラフィ技術によって所定の領域１
８以外の領域２０をレジスト層２２によって被覆する
（図１の（Ｃ）参照）。レジスト層２２は、０．３５〜
０．５μｍ径程度の大きさが望ましい。また、レジスト
層２２を、トランジスタのゲート電極１２及びソース・
ドレイン形成予定領域から０．５μｍ程度離れた位置に
設けることが望ましい。これによって、後の工程におい
て、ゲート電極及びソース・ドレイン領域を均一な結晶
粒中に形成し得る。
【００２０】次いで、かかる多結晶半導体層１６Ａの所
定の領域１８にＧｅイオンをイオン注入して、レジスト
層２２で覆われていない多結晶半導体層１６Ａの所定の
領域１８を非晶質化する。これによって、レジスト層２
２で覆われた多結晶半導体層、即ち、所定の領域以外の
領域２０を結晶成長のための核領域２０Ａとして残す
（図１の（Ｄ）参照）。この場合、イオン注入の条件と
して、以下の条件を例示することができる。 注入エネルギー： １０〜１５ｋｅＶ ドーズ量 ： ５×１０14〜１×１０15／ｃｍ2 イオン種 ： Ｇｅ 絶縁基板の法線に対するイオン注入角度： ４５度 絶縁基板の回転数 ： ３０ｒｐｍ
定の領域１８にＧｅイオンをイオン注入して、レジスト
層２２で覆われていない多結晶半導体層１６Ａの所定の
領域１８を非晶質化する。これによって、レジスト層２
２で覆われた多結晶半導体層、即ち、所定の領域以外の
領域２０を結晶成長のための核領域２０Ａとして残す
（図１の（Ｄ）参照）。この場合、イオン注入の条件と
して、以下の条件を例示することができる。 注入エネルギー： １０〜１５ｋｅＶ ドーズ量 ： ５×１０14〜１×１０15／ｃｍ2 イオン種 ： Ｇｅ 絶縁基板の法線に対するイオン注入角度： ４５度 絶縁基板の回転数 ： ３０ｒｐｍ
【００２１】［工程−１３０］その後、一部分が非晶質
化された半導体層１６Ａに低温アニール処理を施し、核
領域２０Ａから結晶を固相成長させることによって、か
かる半導体層から単結晶あるいは多結晶を形成する（図
１の（Ｅ）参照）。固相成長のためのアニールの条件
を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、単結晶あるいは多結晶
から成る半導体層２４（以下、単結晶成長半導体層２４
という）が形成される。
化された半導体層１６Ａに低温アニール処理を施し、核
領域２０Ａから結晶を固相成長させることによって、か
かる半導体層から単結晶あるいは多結晶を形成する（図
１の（Ｅ）参照）。固相成長のためのアニールの条件
を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、単結晶あるいは多結晶
から成る半導体層２４（以下、単結晶成長半導体層２４
という）が形成される。
【００２２】［工程−１４０］次いで、単結晶成長半導
体層２４のトランジスタを形成すべき領域以外の領域
を、フォトリソグラフィ技術及びエッチング技術によっ
て除去する（図２の（Ａ）参照）。そして、レジストマ
スクを利用して、イオン注入を行い、ソース・ドレイン
領域２６を形成する。イオン注入の条件を、例えば、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えばＲＴＡ（Rapid Ther
mal Annealing）法により、ソース・ドレイン領域２６
の活性化アニールを行う。活性化アニールの条件を、例
えば、 温度：４８０〜１０５０゜Ｃ 時間：１０秒 とすることができる。この活性化アニールは、ＮＨ3ガ
ス雰囲気下で行うことが望ましい。ＮＨ3ガスの流量
を、例えば１〜３リットル／分とする。ＮＨ3ガス雰囲
気下で活性化アニールを行うことによって、単結晶成長
半導体層２４中のシリコン原子の未結合手が水素原子と
結合する。しかも、単結晶成長半導体層２４の表面に窒
化シリコン層（図示せず）が形成され、活性化アニール
中に、単結晶成長半導体層２４中のシリコンと結合した
水素が単結晶成長半導体層２４から脱離することを抑制
することができる。
体層２４のトランジスタを形成すべき領域以外の領域
を、フォトリソグラフィ技術及びエッチング技術によっ
て除去する（図２の（Ａ）参照）。そして、レジストマ
スクを利用して、イオン注入を行い、ソース・ドレイン
領域２６を形成する。イオン注入の条件を、例えば、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えばＲＴＡ（Rapid Ther
mal Annealing）法により、ソース・ドレイン領域２６
の活性化アニールを行う。活性化アニールの条件を、例
えば、 温度：４８０〜１０５０゜Ｃ 時間：１０秒 とすることができる。この活性化アニールは、ＮＨ3ガ
ス雰囲気下で行うことが望ましい。ＮＨ3ガスの流量
を、例えば１〜３リットル／分とする。ＮＨ3ガス雰囲
気下で活性化アニールを行うことによって、単結晶成長
半導体層２４中のシリコン原子の未結合手が水素原子と
結合する。しかも、単結晶成長半導体層２４の表面に窒
化シリコン層（図示せず）が形成され、活性化アニール
中に、単結晶成長半導体層２４中のシリコンと結合した
水素が単結晶成長半導体層２４から脱離することを抑制
することができる。
【００２３】その後、層間絶縁層２８としてＳｉＮ層を
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、ＲＩＥ等により層間絶縁層２８に開口部を形成
し、かかる開口部及び層間絶縁層２８上に金属配線材料
をスパッタ法で形成し、次いで、金属配線材料をパター
ニングして配線層３０を形成する（図２の（Ｂ）参
照）。こうして、ボトムゲート型薄膜ｐ型トランジスタ
から成るＭＯＳ型トランジスタを完成させる。
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、ＲＩＥ等により層間絶縁層２８に開口部を形成
し、かかる開口部及び層間絶縁層２８上に金属配線材料
をスパッタ法で形成し、次いで、金属配線材料をパター
ニングして配線層３０を形成する（図２の（Ｂ）参
照）。こうして、ボトムゲート型薄膜ｐ型トランジスタ
から成るＭＯＳ型トランジスタを完成させる。
【００２４】（実施例−２）実施例−２は、本発明の半
導体薄膜の形成方法をトップゲート型ｐ型薄膜トランジ
スタから成るＭＯＳ型トランジスタの製造に適用した例
である。図３及び図４を参照して実施例−２を以下説明
する。
導体薄膜の形成方法をトップゲート型ｐ型薄膜トランジ
スタから成るＭＯＳ型トランジスタの製造に適用した例
である。図３及び図４を参照して実施例−２を以下説明
する。
【００２５】［工程−２００］先ず、石英から成る絶縁
基板１０の上に全面に、非晶質シリコンから成る非晶質
半導体層１６を従来のＣＶＤ法で堆積させる（図３の
（Ａ）参照）。非晶質半導体層１６の厚さを、例えば４
０ｎｍとする。非晶質半導体層１６の堆積温度を、実施
例−１と同様に５００゜Ｃ以下とすることが望ましい。
場合によっては、次に、非晶質半導体層１６の高密度化
及び均一性向上のため、非晶質半導体層１６の焼き締め
アニールを行うことが望ましい。
基板１０の上に全面に、非晶質シリコンから成る非晶質
半導体層１６を従来のＣＶＤ法で堆積させる（図３の
（Ａ）参照）。非晶質半導体層１６の厚さを、例えば４
０ｎｍとする。非晶質半導体層１６の堆積温度を、実施
例−１と同様に５００゜Ｃ以下とすることが望ましい。
場合によっては、次に、非晶質半導体層１６の高密度化
及び均一性向上のため、非晶質半導体層１６の焼き締め
アニールを行うことが望ましい。
【００２６】［工程−２１０］その後、非晶質半導体層
１６から結晶粒を固相成長させて多結晶半導体層１６Ａ
を形成する（図３の（Ｂ）参照）。固相成長のための低
温アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。多結晶半導体層１６Ａは主に多結
晶シリコンから成り、相当の割合の多結晶シリコンは
〈１００〉配向を有する。
１６から結晶粒を固相成長させて多結晶半導体層１６Ａ
を形成する（図３の（Ｂ）参照）。固相成長のための低
温アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。多結晶半導体層１６Ａは主に多結
晶シリコンから成り、相当の割合の多結晶シリコンは
〈１００〉配向を有する。
【００２７】［工程−２２０］その後、多結晶半導体層
１６Ａの所定の領域にイオン注入を施して所定の領域１
８を非晶質化し、所定の領域以外の領域２０を結晶成長
のための核領域２０Ａとして残す（図３の（Ｃ）参
照）。この工程は、実施例−１の［工程−１２０］と同
様とすることができ、その詳細な説明は省略する。尚、
レジスト層２２を形成する前に、ゲート酸化膜あるいは
キャッピング膜として予めＳｉＯ2膜等を多結晶半導体
層１６Ａ上に形成しておいてもよい。
１６Ａの所定の領域にイオン注入を施して所定の領域１
８を非晶質化し、所定の領域以外の領域２０を結晶成長
のための核領域２０Ａとして残す（図３の（Ｃ）参
照）。この工程は、実施例−１の［工程−１２０］と同
様とすることができ、その詳細な説明は省略する。尚、
レジスト層２２を形成する前に、ゲート酸化膜あるいは
キャッピング膜として予めＳｉＯ2膜等を多結晶半導体
層１６Ａ上に形成しておいてもよい。
【００２８】［工程−２３０］次いで、一部分が非晶質
化された半導体層１６Ａに低温アニール処理を施し、核
領域２０Ａから結晶を固相成長させることによって、か
かる半導体層から単結晶あるいは多結晶を形成する。固
相成長のためのアニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、単結晶成長半導体層２
４が形成される（図３の（Ｄ）参照）。
化された半導体層１６Ａに低温アニール処理を施し、核
領域２０Ａから結晶を固相成長させることによって、か
かる半導体層から単結晶あるいは多結晶を形成する。固
相成長のためのアニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、単結晶成長半導体層２
４が形成される（図３の（Ｄ）参照）。
【００２９】［工程−２４０］その後、単結晶成長半導
体層２４のトランジスタを形成すべき領域以外の領域を
フォトリソグラフィ技術及びエッチング技術によって除
去する。そして、単結晶成長半導体層２４の上に厚さ３
０ｎｍのＳｉＯ2から成るゲート酸化膜１４を堆積さ
せ、更に非晶質シリコン層又は多結晶シリコン層を１０
０ｎｍその上に堆積させ、フォトリソグラフィ技術及び
エッチング技術によって、非晶質シリコン層又は多結晶
シリコン層をパターニングして、ゲート電極１２を形成
する（図４の（Ａ）参照）。
体層２４のトランジスタを形成すべき領域以外の領域を
フォトリソグラフィ技術及びエッチング技術によって除
去する。そして、単結晶成長半導体層２４の上に厚さ３
０ｎｍのＳｉＯ2から成るゲート酸化膜１４を堆積さ
せ、更に非晶質シリコン層又は多結晶シリコン層を１０
０ｎｍその上に堆積させ、フォトリソグラフィ技術及び
エッチング技術によって、非晶質シリコン層又は多結晶
シリコン層をパターニングして、ゲート電極１２を形成
する（図４の（Ａ）参照）。
【００３０】次に、レジストマスクを利用して、イオン
注入を行い、ソース・ドレイン領域２６を形成し、次い
で、層間絶縁層２８としてＳｉＮ層を１５０〜２００ｎ
ｍ（ＰＳＧ層でもよい）全面に堆積させる。イオン注入
の条件を、実施例−１と同様とすることができる。その
後、ソース・ドレイン領域２６の活性化アニールを行
う。活性化アニールの条件を、９００゜Ｃ、２０分とし
た。
注入を行い、ソース・ドレイン領域２６を形成し、次い
で、層間絶縁層２８としてＳｉＮ層を１５０〜２００ｎ
ｍ（ＰＳＧ層でもよい）全面に堆積させる。イオン注入
の条件を、実施例−１と同様とすることができる。その
後、ソース・ドレイン領域２６の活性化アニールを行
う。活性化アニールの条件を、９００゜Ｃ、２０分とし
た。
【００３１】その後、層間絶縁層２８に開口部をＲＩＥ
法にて形成し、かかる開口部及び層間絶縁層２８上に金
属配線材料をスパッタ法で形成し、次いで、金属配線材
料をパターニングして配線層３０を形成する（図４の
（Ｂ）参照）。こうして、トップゲート型薄膜ｐ型トラ
ンジスタから成るＭＯＳ型トランジスタを完成させる。
法にて形成し、かかる開口部及び層間絶縁層２８上に金
属配線材料をスパッタ法で形成し、次いで、金属配線材
料をパターニングして配線層３０を形成する（図４の
（Ｂ）参照）。こうして、トップゲート型薄膜ｐ型トラ
ンジスタから成るＭＯＳ型トランジスタを完成させる。
【００３２】（実施例−３）実施例−１及び実施例−２
において、多結晶半導体層１６を非晶質化するためにイ
オン注入を行ったが、実施例−３では、絶縁基板を傾斜
させ且つ回転させながらイオン注入を行った。その他の
点は、実施例−１及び実施例−２と同様である。このイ
オン注入の条件を以下のとおりとした。 注入エネルギー： １５ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 イオン種 ： Ｓｉ 絶縁基板の法線に対するイオン注入角度： ４５度 絶縁基板の回転数： ３０ｒｐｍ このような条件でイオン注入を行うことによって、図５
に示すように、レジスト層２２の直下の多結晶半導体層
の領域１６Ｂにはイオン注入が施されないが、レジスト
層２２の下の絶縁基板１０に近い多結晶半導体層の領域
１６Ｃにはイオン注入が施される。これによって、多結
晶半導体層の核領域の大きさを一層小さくできる。その
結果、一層均一で大きな結晶粒を形成することが可能に
なる。
において、多結晶半導体層１６を非晶質化するためにイ
オン注入を行ったが、実施例−３では、絶縁基板を傾斜
させ且つ回転させながらイオン注入を行った。その他の
点は、実施例−１及び実施例−２と同様である。このイ
オン注入の条件を以下のとおりとした。 注入エネルギー： １５ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 イオン種 ： Ｓｉ 絶縁基板の法線に対するイオン注入角度： ４５度 絶縁基板の回転数： ３０ｒｐｍ このような条件でイオン注入を行うことによって、図５
に示すように、レジスト層２２の直下の多結晶半導体層
の領域１６Ｂにはイオン注入が施されないが、レジスト
層２２の下の絶縁基板１０に近い多結晶半導体層の領域
１６Ｃにはイオン注入が施される。これによって、多結
晶半導体層の核領域の大きさを一層小さくできる。その
結果、一層均一で大きな結晶粒を形成することが可能に
なる。
【００３３】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例で説明した各種の数値、条件等は例示で
あり、適宜変更することができる。石英から成る絶縁基
板を例にとり実施例を説明したが、シリコン基板とＳｉ
Ｏ2から成る酸化膜の組み合わせ、あるいはガラス基
板、更に、シリコン基板上にトランジスタやキャパシタ
等の素子を形成した後、その上にＳｉＮ、ＳｉＯ2、Ｐ
ＳＧ等の層間絶縁層を形成し、これを絶縁基材とするこ
ともできる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例で説明した各種の数値、条件等は例示で
あり、適宜変更することができる。石英から成る絶縁基
板を例にとり実施例を説明したが、シリコン基板とＳｉ
Ｏ2から成る酸化膜の組み合わせ、あるいはガラス基
板、更に、シリコン基板上にトランジスタやキャパシタ
等の素子を形成した後、その上にＳｉＮ、ＳｉＯ2、Ｐ
ＳＧ等の層間絶縁層を形成し、これを絶縁基材とするこ
ともできる。
【００３４】ＭＯＳ型トランジスタとして、トップゲー
ト型及びボトムゲート型薄膜ｐ型トランジスタ以外に
も、トップゲート型薄膜ｎ型トランジスタ、ボトムゲー
ト型薄膜ｎ型トランジスタ等を例示することができる。
また、例えば、チャネル領域の上下にゲート電極を形成
した所謂ＸＭＯＳ型トランジスタにも本発明の半導体薄
膜の形成方法を適用することができる。
ト型及びボトムゲート型薄膜ｐ型トランジスタ以外に
も、トップゲート型薄膜ｎ型トランジスタ、ボトムゲー
ト型薄膜ｎ型トランジスタ等を例示することができる。
また、例えば、チャネル領域の上下にゲート電極を形成
した所謂ＸＭＯＳ型トランジスタにも本発明の半導体薄
膜の形成方法を適用することができる。
【００３５】
【発明の効果】本発明の半導体結晶の成長方法によれ
ば、非晶質半導体層に低温アニール処理を施して多結晶
半導体層を形成するので、得られた多結晶粒の多くは特
定の配向性（オリエンテーション）を有している。かか
る多結晶粒を結晶成長のための核領域として残すので、
固相成長によって得られた結晶粒は結晶性が良好な単結
晶粒を多く含む。また、トランジスタのチャネル形成予
定領域を含む多結晶半導体層の所定の領域にイオン注入
を施してかかる所定の領域を非晶質化し、所定の領域以
外の領域を結晶成長のための核領域として残すので、固
相成長後のトランジスタのチャネル形成予定領域はほぼ
単結晶で占められ、トランジスタの特性のばらつきを抑
制することが可能となる。
ば、非晶質半導体層に低温アニール処理を施して多結晶
半導体層を形成するので、得られた多結晶粒の多くは特
定の配向性（オリエンテーション）を有している。かか
る多結晶粒を結晶成長のための核領域として残すので、
固相成長によって得られた結晶粒は結晶性が良好な単結
晶粒を多く含む。また、トランジスタのチャネル形成予
定領域を含む多結晶半導体層の所定の領域にイオン注入
を施してかかる所定の領域を非晶質化し、所定の領域以
外の領域を結晶成長のための核領域として残すので、固
相成長後のトランジスタのチャネル形成予定領域はほぼ
単結晶で占められ、トランジスタの特性のばらつきを抑
制することが可能となる。
【００３６】本発明の半導体結晶の成長方法によって得
られた半導体結晶層から作製されたＭＯＳ型トランジス
タにおいては、トランジスタの活性領域が結晶欠陥の少
ない結晶粒中に形成されるので、トランジスタの立ち上
がり特性、リーク特性を向上させることができる。ま
た、ソース・ドレイン領域の抵抗を低減でき、トランジ
スタの電流駆動能力を向上させることができる。更に、
チャネル形成領域に結晶粒界が存在しないので、閾値電
圧のばらつきが無くなり、リーク電流の小さい、電流駆
動能力の大きなトランジスタを作製することができる。
また、ＴＦＴをＳＲＡＭの負荷素子として用いた場合、
低消費電流が達成でき、耐アルファ線特性や信頼性を向
上させることができる。
られた半導体結晶層から作製されたＭＯＳ型トランジス
タにおいては、トランジスタの活性領域が結晶欠陥の少
ない結晶粒中に形成されるので、トランジスタの立ち上
がり特性、リーク特性を向上させることができる。ま
た、ソース・ドレイン領域の抵抗を低減でき、トランジ
スタの電流駆動能力を向上させることができる。更に、
チャネル形成領域に結晶粒界が存在しないので、閾値電
圧のばらつきが無くなり、リーク電流の小さい、電流駆
動能力の大きなトランジスタを作製することができる。
また、ＴＦＴをＳＲＡＭの負荷素子として用いた場合、
低消費電流が達成でき、耐アルファ線特性や信頼性を向
上させることができる。
【図１】実施例−１の半導体結晶の成長方法の工程を説
明するための模式的な一部断面図である。
明するための模式的な一部断面図である。
【図２】図１に引き続き、ＭＯＳ型トランジスタの作製
方法の工程を説明するための、半導体素子の模式的な一
部断面図である。
方法の工程を説明するための、半導体素子の模式的な一
部断面図である。
【図３】実施例−２の半導体結晶の成長方法の工程を説
明するための模式的な一部断面図である。
明するための模式的な一部断面図である。
【図４】図３に引き続き、ＭＯＳ型トランジスタの作製
方法の工程を説明するための、半導体素子の模式的な一
部断面図である。
方法の工程を説明するための、半導体素子の模式的な一
部断面図である。
【図５】実施例−３の半導体結晶の成長方法の工程の一
部を説明するための模式的な一部断面図である。
部を説明するための模式的な一部断面図である。
【図６】従来のシード位置制御単一結晶粒薄膜トランジ
スタの製造工程を示すための、半導体素子の模式的断面
図である。
スタの製造工程を示すための、半導体素子の模式的断面
図である。
１０ 絶縁基板 １２ ゲート電極 １４ ゲート酸化膜 １６ 非晶質半導体層 １６Ａ 多結晶半導体層 １８ 所定の領域 ２０ 所定の領域以外の領域 ２０Ａ 核領域 ２２ レジスト層 ２４ 単結晶成長半導体層 ２６ ソース・ドレイン領域 ２８ 層間絶縁層 ３０ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/205 21/265
Claims (3)
- 【請求項１】（イ）絶縁基材上に非晶質半導体層を形成
する工程と、 （ロ）該非晶質半導体層に低温アニール処理を施して多
結晶半導体層を形成する工程と、 （ハ）トランジスタのチャネル形成予定領域を含む該多
結晶半導体層の所定の領域にイオン注入を施してかかる
所定の領域を非晶質化し、所定の領域以外の領域を結晶
成長のための核領域として残す工程と、 （ニ）該一部分が非晶質化された半導体層に低温アニー
ル処理を施し、核領域から結晶粒を固相成長させて単結
晶あるいは多結晶を形成する工程、 から成ることを特徴とする半導体結晶の成長方法。 - 【請求項２】前記イオン注入は、絶縁基板を傾斜させ且
つ回転させながら行うことを特徴とする請求項１に記載
の半導体結晶の成長方法。 - 【請求項３】前記イオン注入におけるイオン種はＧｅ+
から成ることを特徴とする請求項１又は請求項２に記載
の半導体結晶の成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071093A JPH06260505A (ja) | 1993-03-08 | 1993-03-08 | 半導体結晶の成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071093A JPH06260505A (ja) | 1993-03-08 | 1993-03-08 | 半導体結晶の成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260505A true JPH06260505A (ja) | 1994-09-16 |
Family
ID=13439413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7071093A Pending JPH06260505A (ja) | 1993-03-08 | 1993-03-08 | 半導体結晶の成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260505A (ja) |
-
1993
- 1993-03-08 JP JP7071093A patent/JPH06260505A/ja active Pending
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