JPH06151613A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06151613A JPH06151613A JP30099092A JP30099092A JPH06151613A JP H06151613 A JPH06151613 A JP H06151613A JP 30099092 A JP30099092 A JP 30099092A JP 30099092 A JP30099092 A JP 30099092A JP H06151613 A JPH06151613 A JP H06151613A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- forming
- etching rate
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタを製造する際の層間絶縁
膜に設けられるコンタクトホールの形状改善に係る半導
体装置の製造方法を提供する。 【構成】 層間絶縁膜７を、エッチングレートの遅いＮ
ＳＧ膜12と、該ＮＳＧ膜12のエッチングレートよりもや
や速いエッチングレートを有するＰＳＧ膜13と、該ＰＳ
Ｇ膜13のエッチングレートよりも速いエッチングレート
を有するＢＰＳＧ膜11とを順次形成して３層構造とした
後、等方性エッチングと異方性エッチングによってコン
タクトホールを形成することにより、エッチング量のバ
ラツキが少なく形状が良好なコンタクトホールを得るこ
とができ、かつ上層メタル配線のステップカバレッジを
向上させることが可能になる。
膜に設けられるコンタクトホールの形状改善に係る半導
体装置の製造方法を提供する。 【構成】 層間絶縁膜７を、エッチングレートの遅いＮ
ＳＧ膜12と、該ＮＳＧ膜12のエッチングレートよりもや
や速いエッチングレートを有するＰＳＧ膜13と、該ＰＳ
Ｇ膜13のエッチングレートよりも速いエッチングレート
を有するＢＰＳＧ膜11とを順次形成して３層構造とした
後、等方性エッチングと異方性エッチングによってコン
タクトホールを形成することにより、エッチング量のバ
ラツキが少なく形状が良好なコンタクトホールを得るこ
とができ、かつ上層メタル配線のステップカバレッジを
向上させることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、とくに、ＭＯＳトランジスタを製造する際の層
間絶縁膜に設けられるコンタクトホールの形状を改善す
る方法に関する。
に係り、とくに、ＭＯＳトランジスタを製造する際の層
間絶縁膜に設けられるコンタクトホールの形状を改善す
る方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタを製造する際
には、たとえば図５に示すような工程でアルミ配線が施
される。すなわち、Si基板１の表面を酸化してSiO2膜２
を形成し、さらにその上にシリコン窒化（Si3N4 ）膜３
を形成（図５(a) ）する。このSi3N4 膜３をマスク工程
でエッチングして選択酸化用パターン３ａを形成した
後、チャネルストップ用にボロンなどのイオンを打ち込
み（図５(b) ）、ＬＯＣＯＳ法によってフィールド酸化
して素子分離し、酸化膜，窒化膜を除去後ゲート酸化す
る（図５(c) ）。
には、たとえば図５に示すような工程でアルミ配線が施
される。すなわち、Si基板１の表面を酸化してSiO2膜２
を形成し、さらにその上にシリコン窒化（Si3N4 ）膜３
を形成（図５(a) ）する。このSi3N4 膜３をマスク工程
でエッチングして選択酸化用パターン３ａを形成した
後、チャネルストップ用にボロンなどのイオンを打ち込
み（図５(b) ）、ＬＯＣＯＳ法によってフィールド酸化
して素子分離し、酸化膜，窒化膜を除去後ゲート酸化す
る（図５(c) ）。
【０００３】ついで、ポリシリコン膜を形成してからマ
スク工程でゲート電極４を形成し（図５(d) ）、酸化膜
をエッチングしてソース５，ドレイン６を形成し、Ｐ+
をドーピングしてソース５，ドレイン６を拡散する（図
５(e) ）。さらに、図５(f)に示すように、常圧ＣＶＤ
法により層間絶縁膜７を形成してから、図５(g) に示す
ようにレジスト８を塗布して現像し、エッチングしてコ
ンタクトホール９を形成する。そしてレジスト８を除去
した後アルミをスパッタし、マスク工程を経ることによ
り、図５(h) に示すようにコンタクトホール９を介して
アルミパターン10を形成する。
スク工程でゲート電極４を形成し（図５(d) ）、酸化膜
をエッチングしてソース５，ドレイン６を形成し、Ｐ+
をドーピングしてソース５，ドレイン６を拡散する（図
５(e) ）。さらに、図５(f)に示すように、常圧ＣＶＤ
法により層間絶縁膜７を形成してから、図５(g) に示す
ようにレジスト８を塗布して現像し、エッチングしてコ
ンタクトホール９を形成する。そしてレジスト８を除去
した後アルミをスパッタし、マスク工程を経ることによ
り、図５(h) に示すようにコンタクトホール９を介して
アルミパターン10を形成する。
【０００４】ここで、上記した図５(f) の層間絶縁膜７
の形成工程について補足すると、通常はボロン・リン添
加シリケート・グラス膜（以下、ＢＰＳＧ膜と略称す
る）を用いるのであるが、このＢＰＳＧ膜の平坦化のた
め、約950 ℃で熱処理することにより粘性流動させるい
わゆるリフロー時に、Ｂ，Ｐなどの不純物を基板１のソ
ース５，ドレイン６の拡散層にドープするのを防ぐ必要
があることから、図６に示すように、ＢＰＳＧ膜11より
もややエッチングレートの遅いノンドープ・シリケート
・グラス膜（以下、ＮＳＧ膜と略称する）12をコーティ
ングした後、ＢＰＳＧ膜11を形成した２層構造とするの
が一般的である。
の形成工程について補足すると、通常はボロン・リン添
加シリケート・グラス膜（以下、ＢＰＳＧ膜と略称す
る）を用いるのであるが、このＢＰＳＧ膜の平坦化のた
め、約950 ℃で熱処理することにより粘性流動させるい
わゆるリフロー時に、Ｂ，Ｐなどの不純物を基板１のソ
ース５，ドレイン６の拡散層にドープするのを防ぐ必要
があることから、図６に示すように、ＢＰＳＧ膜11より
もややエッチングレートの遅いノンドープ・シリケート
・グラス膜（以下、ＮＳＧ膜と略称する）12をコーティ
ングした後、ＢＰＳＧ膜11を形成した２層構造とするの
が一般的である。
【０００５】また、図５(g) におけるコンタクトホール
９の形成の工程についてさらに詳しく述べると、ソース
５あるいはドレイン６の拡散層とAl-Si などの上層配線
パターンとのコンタクトホールエッチングにおいて、上
層配線パターンのカバレッジ向上を図るために等方性エ
ッチング（ラウンドエッチング）を行い、その後異方性
エッチングを行うのが一般的である。
９の形成の工程についてさらに詳しく述べると、ソース
５あるいはドレイン６の拡散層とAl-Si などの上層配線
パターンとのコンタクトホールエッチングにおいて、上
層配線パターンのカバレッジ向上を図るために等方性エ
ッチング（ラウンドエッチング）を行い、その後異方性
エッチングを行うのが一般的である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
たコンタクトホール９を形成する過程での等方性エッチ
ング時に、図７に示すようにエッチング量Ａのバラツキ
が発生し易いという問題がある。そのため、上層メタル
配線のカバレッジに影響し、配線の信頼性を大きな影響
を及ぼすことになる。
たコンタクトホール９を形成する過程での等方性エッチ
ング時に、図７に示すようにエッチング量Ａのバラツキ
が発生し易いという問題がある。そのため、上層メタル
配線のカバレッジに影響し、配線の信頼性を大きな影響
を及ぼすことになる。
【０００７】本発明は、上記のような従来技術の有する
課題を解決した半導体装置の製造方法を提供することを
目的とする。
課題を解決した半導体装置の製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明は、Si基板の表面
に選択酸化用パターンを形成した後素子分離して、ポリ
シリコンゲート電極および拡散層を形成し、層間絶縁膜
を形成してからコンタクトホールを形成した後アルミパ
ターンを形成する工程からなる半導体装置の製造方法に
おいて、前記層間絶縁膜を、エッチングレートの遅いＮ
ＳＧ膜と、該ＮＳＧ膜のエッチングレートよりもやや速
いエッチングレートを有するＰＳＧ膜と、該ＰＳＧ膜の
エッチングレートよりも速いエッチングレートを有する
ＢＰＳＧ膜とを順次形成して３層構造とした後、等方性
エッチングと異方性エッチングによってコンタクトホー
ルを形成することを特徴とする半導体装置の製造方法で
ある。
に選択酸化用パターンを形成した後素子分離して、ポリ
シリコンゲート電極および拡散層を形成し、層間絶縁膜
を形成してからコンタクトホールを形成した後アルミパ
ターンを形成する工程からなる半導体装置の製造方法に
おいて、前記層間絶縁膜を、エッチングレートの遅いＮ
ＳＧ膜と、該ＮＳＧ膜のエッチングレートよりもやや速
いエッチングレートを有するＰＳＧ膜と、該ＰＳＧ膜の
エッチングレートよりも速いエッチングレートを有する
ＢＰＳＧ膜とを順次形成して３層構造とした後、等方性
エッチングと異方性エッチングによってコンタクトホー
ルを形成することを特徴とする半導体装置の製造方法で
ある。
【０００９】
【作 用】本発明によれば、図１に示すように、本発明
の層間絶縁膜７の形成工程においては、ＢＰＳＧ膜11と
ＮＳＧ膜12との間に等方性エッチングによるエッチング
レートが両者のほぼ中間の値を有するリン・ケイ酸ガラ
ス膜（以下、ＰＳＧ膜と略称する）13を介装して３層構
造を形成するようにしたので、等方性エッチングを行う
とそのエッチングレートがＢＰＳＧ膜11＞ＰＳＧ膜13＞
ＮＳＧ膜12であることから、ラウンドエッチ形状が図２
に示すように、そのエッチングレートの差によりＢＰＳ
Ｇ膜11とＰＳＧ膜13との界面で段付となり、エッチング
量Ａのバラツキを抑制することが可能になる。また、ラ
ウンドエッチ形状は従来に比較してなだらかになり、上
層メタル配線のカバレッジ向上を図ることができる。
の層間絶縁膜７の形成工程においては、ＢＰＳＧ膜11と
ＮＳＧ膜12との間に等方性エッチングによるエッチング
レートが両者のほぼ中間の値を有するリン・ケイ酸ガラ
ス膜（以下、ＰＳＧ膜と略称する）13を介装して３層構
造を形成するようにしたので、等方性エッチングを行う
とそのエッチングレートがＢＰＳＧ膜11＞ＰＳＧ膜13＞
ＮＳＧ膜12であることから、ラウンドエッチ形状が図２
に示すように、そのエッチングレートの差によりＢＰＳ
Ｇ膜11とＰＳＧ膜13との界面で段付となり、エッチング
量Ａのバラツキを抑制することが可能になる。また、ラ
ウンドエッチ形状は従来に比較してなだらかになり、上
層メタル配線のカバレッジ向上を図ることができる。
【００１０】なお、上記したＢＰＳＧ膜11の膜厚は2000
〜4000Åが望ましく、またＮＳＧ膜12の膜厚は 500〜20
00Å、ＰＳＧ膜13の膜厚も2000〜4000Åが適当である。
〜4000Åが望ましく、またＮＳＧ膜12の膜厚は 500〜20
00Å、ＰＳＧ膜13の膜厚も2000〜4000Åが適当である。
【００１１】
【実施例】本発明法を用いてＭＯＳトランジスタの層間
絶縁膜７を形成する際に、ＮＳＧ膜12を膜厚1100Åで形
成し後、Ｐが4.0wt.％含むＰＳＧ膜13を膜厚3000Åで形
成し、その後Ｂを3.5wt.％、Ｐを4.8wt.％含むＢＰＳＧ
膜11を膜厚3000Åで形成して、常圧ＣＶＤ法により連続
的にエッチングした。
絶縁膜７を形成する際に、ＮＳＧ膜12を膜厚1100Åで形
成し後、Ｐが4.0wt.％含むＰＳＧ膜13を膜厚3000Åで形
成し、その後Ｂを3.5wt.％、Ｐを4.8wt.％含むＢＰＳＧ
膜11を膜厚3000Åで形成して、常圧ＣＶＤ法により連続
的にエッチングした。
【００１２】このとき、図３に示すラウンドエッチ形状
の口径Ｂを種々変化させてエッチング量Ａのバラツキを
測定した。その測定結果を図４に○印で示した。なお、
比較のために、従来の２層構造の層間絶縁膜７ (ＮＳＧ
膜12の膜厚1100Å、ＢＰＳＧ膜12の膜厚6000Å) による
エッチング結果を同図に×印で併せて示した。図から明
らかなように、従来法ではエッチング量Ａのバラツキが
0.17μm から0.33μm 程度まであるのに対し、本発明法
の場合は0.25μm を中心にしてその周辺に±0.02μm 程
度のバラツキであるから、本発明法によるラウンドエッ
チが極めて安定していることがわかる。
の口径Ｂを種々変化させてエッチング量Ａのバラツキを
測定した。その測定結果を図４に○印で示した。なお、
比較のために、従来の２層構造の層間絶縁膜７ (ＮＳＧ
膜12の膜厚1100Å、ＢＰＳＧ膜12の膜厚6000Å) による
エッチング結果を同図に×印で併せて示した。図から明
らかなように、従来法ではエッチング量Ａのバラツキが
0.17μm から0.33μm 程度まであるのに対し、本発明法
の場合は0.25μm を中心にしてその周辺に±0.02μm 程
度のバラツキであるから、本発明法によるラウンドエッ
チが極めて安定していることがわかる。
【００１３】なお、図３における寸法Ｃについては、異
方性エッチングによるものであるから、従来法と本発明
法には構造的にそのバラツキに差がないのである。
方性エッチングによるものであるから、従来法と本発明
法には構造的にそのバラツキに差がないのである。
【００１４】
【発明の効果】以上説明したように本発明によれば、層
間絶縁膜をエッチングレートが順次遅くなるＢＰＳＧ膜
とＰＳＧ膜とＮＳＧ膜の３層構造としたので、コンタク
トホールのエッチング形状の再現性が向上するとともに
形状が良好になり、上層メタル配線のステップカバレッ
ジの向上を図ることが可能となる。
間絶縁膜をエッチングレートが順次遅くなるＢＰＳＧ膜
とＰＳＧ膜とＮＳＧ膜の３層構造としたので、コンタク
トホールのエッチング形状の再現性が向上するとともに
形状が良好になり、上層メタル配線のステップカバレッ
ジの向上を図ることが可能となる。
【図１】本発明の層間絶縁膜の構成を示す断面図であ
る。
る。
【図２】本発明の層間絶縁膜のエッチング状態を示す断
面図である。
面図である。
【図３】コンタクトホールのエッチング形状を示す断面
図である。
図である。
【図４】等方性エッチング時のラウンドエッチ口径とエ
ッチング量の関係を示す特性図である。
ッチング量の関係を示す特性図である。
【図５】従来法での製造過程を示す工程図である。
【図６】従来の層間絶縁膜の構成を示す断面図である。
【図７】従来の層間絶縁膜のエッチング状態を示す断面
図である。
図である。
１ Si基板 ２ SiO2膜 ３ シリコン窒化膜 ３ａ 選択酸化用パターン ４ ゲート電極 ５ ソース ６ ドレイン ７ 層間絶縁膜 ８ レジスト ９ コンタクトホール 10 アルミパターン 11 ＢＰＳＧ膜（ボロン・リン添加シリケート・グラス
膜） 12 ＮＳＧ膜（ノンドープ・シリケート・グラス膜） 13 ＰＳＧ膜（リン・ケイ酸ガラス膜）
膜） 12 ＮＳＧ膜（ノンドープ・シリケート・グラス膜） 13 ＰＳＧ膜（リン・ケイ酸ガラス膜）
Claims (1)
- 【請求項１】 Si基板の表面に選択酸化用パターンを
形成した後素子分離して、ポリシリコンゲート電極およ
び拡散層を形成し、層間絶縁膜を形成してからコンタク
トホールを形成した後アルミパターンを形成する工程か
らなる半導体装置の製造方法において、前記層間絶縁膜
を、エッチングレートの遅いＮＳＧ膜と、該ＮＳＧ膜の
エッチングレートよりもやや速いエッチングレートを有
するＰＳＧ膜と、該ＰＳＧ膜のエッチングレートよりも
速いエッチングレートを有するＢＰＳＧ膜とを順次形成
して３層構造とした後、等方性エッチングと異方性エッ
チングによってコンタクトホールを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30099092A JPH06151613A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30099092A JPH06151613A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151613A true JPH06151613A (ja) | 1994-05-31 |
Family
ID=17891505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30099092A Pending JPH06151613A (ja) | 1992-11-11 | 1992-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282729B1 (ko) * | 1998-06-30 | 2001-03-02 | 김영환 | 플래쉬 메모리 셀 제조 방법 |
-
1992
- 1992-11-11 JP JP30099092A patent/JPH06151613A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282729B1 (ko) * | 1998-06-30 | 2001-03-02 | 김영환 | 플래쉬 메모리 셀 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3507271B2 (ja) | 半導体素子の開口部の形成方法と半導体素子の製造方法 | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| JP2004014696A (ja) | 半導体装置の製造方法 | |
| JPH06151613A (ja) | 半導体装置の製造方法 | |
| JPH10256187A (ja) | 半導体装置及びその製造方法 | |
| JPH08330428A (ja) | 半導体装置のコンタクトホールの形成方法 | |
| JPH10214795A (ja) | 半導体装置及びその製造方法 | |
| JPH02239625A (ja) | 半導体装置 | |
| JPH0897383A (ja) | 半導体装置の製造方法 | |
| JPH07321098A (ja) | コンタクトホールの形成方法 | |
| JPH08274066A (ja) | コンタクト窓の形成方法 | |
| JP3342150B2 (ja) | 半導体装置の製造方法 | |
| JPH045823A (ja) | 半導体装置及びその製造方法 | |
| JPH07326668A (ja) | 半導体装置の製造方法 | |
| JPH05206056A (ja) | 半導体装置の製造方法 | |
| JPH04123458A (ja) | 半導体装置の製造方法 | |
| JP2709200B2 (ja) | 半導体装置の製造方法 | |
| JPH05206303A (ja) | 半導体装置の製造方法 | |
| JP2719040B2 (ja) | 半導体装置の製造方法 | |
| JPH10154752A (ja) | 半導体装置の製造方法 | |
| JPH03161941A (ja) | 電荷転送装置の製造方法 | |
| JP3191309B2 (ja) | 半導体装置の製造方法 | |
| JPH08264770A (ja) | 半導体集積回路装置とその製造方法 | |
| JPH03181135A (ja) | 半導体装置の製造方法 | |
| JPH09266252A (ja) | 半導体装置の製造方法 |