JPH06151692A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体チップをプラスチック封止するパッケ
ージの外形寸法を変えることなく大型化する半導体チッ
プを収容することを可能にする。 【構成】 本発明の半導体チップ23をプラスチック封止
するプラスチックモールドＩＣ21は、第１のフレーム22
a のステージ27に半導体チップ23を固着し、半導体チッ
プ23上に絶縁材28をテーピングし、第１のリードフレー
ム22a と第２のリードフレーム22b をかしめ、ワイヤ25
で半導体チップの電極29と内部リード26aとを接続し、
モールディングして形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、詳しくは、
半導体素子を搭載する一方のフレーム、金属細線を接続
する内部リードおよびパッケージ外部端子とから成る他
方のリードフレーム２枚によって構成される半導体装置
に関する。

【０００２】

【従来の技術】集積回路(IC)が形成された半導体素子
（チップ）をプラスチック材で封止したパッケージは一
般にプラスチックモールドＩＣと呼称され、その典型例
は図１に断面図で示される。同図において、１はプラス
チックモールドＩＣ、３は半導体素子（以下においては
半導体チップと略称する）、４はプラスチックモール
ド、５は半導体チップ３上の電極３ａと内部リード６ａ
とを接続するワイヤ（金属細線）、６ａは外部リード、
７は半導体チップ３が固着されるステージを示す。

【０００３】図１のＩＣに於いて使用される従来のリー
ドフレーム２は図２の平面図に示される構造のもので、
破線で囲まれた領域内がプラスチックモールドされる。
同図において、８はタイバー、９はクレードル、10はピ
ンチバーを示す。リードフレーム２には図示の構成のも
のが例えば10個横に並んで形成されるが、図には簡略の
ためその１つの構成のみを示す。

【０００４】

【発明が解決しようとする課題】上記したプラスチック
モールドＩＣにおいて、内部リード６ａの図１に示す長
さｄ１は各寸法のプラスチックモールドＩＣにおいて所
定の引抜き強度を確保するために必要な長さであり、ま
た、内部リード６ａとステージ７との間には、リードフ
レームの作成におけるスタンピング（打抜き）またはエ
ッチングにおいて必要な長さｄ２を保たなければならな
い。その結果、ステージ７の寸法、特にその長さ方向
（外部リードの出る方向）の寸法には一定の制約があ
る。

【０００５】すなわち、パッケージの外形寸法は外部リ
ードの本数に応じて規格化されており、その規格に反し
てパッケージの外形寸法を大きくするわけにはいかな
い。他方、半導体チップ３はそれに形成されるＩＣが複
雑化するため寸法が大型化する傾向にある。プラスチッ
クモールドＩＣにおいては、前記したｄ１、ｄ２の長さ
は最小限確保しなければならないのでステージ７の最大
寸法はパッケージの外形寸法からおのずと決定されてし
まう。

【０００６】従って、所定の寸法よりも大なる寸法の半
導体チップは規格化されたパッケージ内に収容されえな
いことになる。この様に、従来技術によるリードフレー
ム２を使用していたのでは、半導体チップ３の大型化に
対処することができない。

【０００７】そこで本発明は上記従来の問題点に鑑み、
半導体チップの大型化の要請に答えうるリードフレーム
によって、パッケージの外形寸法を変えずにより大きな
半導体チップを収容することを可能とする半導体装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の半導体装置にお
いては、ピンチバーと接続され、半導体素子が載置され
るステージと、該半導体素子上に先端が該半導体素子と
電気的に絶縁された状態でオーバーラップする様に配置
された複数のリードと、該半導体素子の電極と該リード
とを電気的に接続する接続手段とを有し、該ピンチバー
の該半導体素子側の面と、該ステージの半導体素子搭載
面とが同一面を有することを特徴とする。

【０００９】

【作用】本発明にかかる半導体装置においては、半導体
素子が載置されるステージをもった第１のリードフレー
ムと、複数のリードをもった第２のリードフレームとを
用意し、複数のリードの先端は半導体素子と絶縁された
状態でオーバーラップするよう配置されるので、半導体
素子はプラスチックモールドの寸法の許容する範囲まで
大に設定することができ、半導体素子の電極はワイヤに
よって半導体素子の面の上で前記リードと接続されるの
でワイヤの長さを短縮することが可能となり、第１のリ
ードフレームと第２のリードフレームの位置合わせは双
方のリードフレームを重ね合わせることで容易に確実に
なされ、半導体素子の電極とリードとの位置合わせの誤
差は、第１のリードフレームに半導体素子を搭載する際
に生じる誤差のみであるという利点を有する。

【００１０】

【実施例】以下本発明の参考例及び実施例を図面によっ
て詳述する。図３にリードフレームを２枚用いて作られ
た本発明の参考例のプラスチックモールドＩＣが断面図
で示され、同図において、11はプラスチックモールドＩ
Ｃ、12a は第１のリードフレーム、12b は第２のリード
フレーム、13は半導体チップ、14は半導体チップ13を封
止するプラスチックモールド、15は半導体チップ13の電
極とリードフレーム12b の内部リード16a とを接続する
ワイヤ( 例えば金の細線) 、16a は内部リード、16b は
外部リード、17は第１のリードフレーム12a のステー
ジ、18は内部リード16a とステージ17とを絶縁する絶縁
材、19は半導体チップ13上の電極をそれぞれ示し、半導
体チップ13はステージ17上に固着されている。

【００１１】図３に示すプラスチックモールドＩＣ11に
おいては、内部リード16a の引抜き強度を得るため、ス
テージ17と、内、外部リード16a 、16b とをそれぞれ別
のフレームに形成し、内部リード16a をステージ17上に
オーバーラップさせる様にして、図１の長さｄ１に等し
い長さｄ11を確保する。従来例のｄ２の長さについて
は、ステージ17は第１のリードフレーム12a に設けられ
るのであるから、この参考例においては長さｄ２の確保
は全く考慮する必要がない。もっとも、半導体13の縁と
内部リード16a の先端部分との間には僅かの空間を残し
ておき、短絡を防止しなければならない。従って、この
参考例において、搭載可能な半導体チップ13は、従来例
に比べ２×ｄ２にほぼ等しい長さだけ大なるものとなす
ことが可能となる。

【００１２】図４(a) と(b) は図３の参考例及び後述す
る図５の実施例に於いて使用する第１と第２のリードフ
レーム12a 、12b の平面図である。これらの図において
20はピンチバー、９はクレードル、16a は内部リード、
16b は外部リードを示す。

【００１３】なお、図２の場合と同様、図４にはリード
フレームはその一部のみ示されるが、実際には同様のも
のが並んで配置されるものである。このリードフレーム
12a、12b は、ステージとリードとが各々別のフレーム
に形成されている点及び両者を一体化したときに内部リ
ード16a の先端がステージ上にオーバーラップする点が
従来と異なっている。

【００１４】図５には本発明の第一実施例が示され、同
図(a) は断面図、(b) は封止前の平面図である。同図に
おいて、21はプラスチックモールドＩＣ、22a は第１フ
レーム、22b は第２リードフレーム、23は半導体チッ
プ、24は半導体チップ23を封止するプラスチックモール
ド、25は半導体チップの電極と内部リードとを接続する
ワイヤ( 例えば金の細線) 、26a は内部リード、26b は
外部リード、27は半導体チップ23が固着されるステー
ジ、28は半導体チップ( ただし電極は除く) をカバーす
る絶縁材、29は半導体チップ23の電極を示す。図示の実
施例においては、図５(b) の如く内部リード26a が半導
体チップ23上にオーバーラップする関係にあり、半導体
チップ23の電極29と内部リード16a との接続ワイヤ25は
半導体チップ13の上方に位置する。内部リード26a は半
導体チップ13上にオーバーラップする配置であるため、
半導体チップ23はプラスチックモールド24の寸法の許容
する範囲まで大に、すなわち図３の半導体チップ13より
もかなり大に設計することが可能となる。

【００１５】以上に加え、この実施例においては、半導
体チップ23の面の上で接続がなされるからワイヤ25の長
さをかなり短縮することが可能となる。図６(a) には図
１の半導体チップ３と内部リード６ａとの配置が平面図
で模式的に示され、ワイヤ５の長さは一般に３mm程度で
ある。同図(b) には本実施例の素子23と内部リード26a
との配置が平面図で模式的に示され、ワイヤ25の長さは
１mm程度である。

【００１６】従って、本実施例においては、ワイヤ25の
長さが従来例の１／３程度に小になり、ワイヤは一般に
金線が用いられるから、この実施例においてはワイヤの
コストが大幅に節約されうる。また、ワイヤ25の長さが
小になることにより、ワイヤボンディングに要する時間
も大幅に節約され、例えば従来20本のワイヤボンディン
グに５秒要したものが1.8 〜２秒に短縮され、５台のボ
ンディングマシンが必要であったものが1.8 〜２台程度
で足りることになる。

【００１７】絶縁膜28は、例えばカプトンテープに接着
剤 (ポリィミドまたはシリコン) を塗布したものを用意
し、接着剤を半導体チップ23の表面と接着させる。絶縁
材はカプトンテープに限定されるものではなく、ワイヤ
ボンディング、プラスチックモールディング等のときに
発生する熱に耐えうる絶縁性材料を用いる。なお、半導
体チップ23の電極は露出したままにしておいて、ワイヤ
25のボンディングを可能にする。

【００１８】図６(b) においては簡略化のため絶縁材28
は部分的に示す。参考例は下記の工程で作られる。すな
わち、第１のフレーム12a のステージ17に素子13を通常
の技術で例えば銀ペーストを用いて固着し、他方第２の
リードフレーム12b の内部リード16a の裏側に絶縁材18
を接着しておく。次いで、両方のフレームを溶接などで
かしめて一体化し、引続きワイヤボンディングによって
ワイヤ15で電極19と内部リード16a とを接続し、最後に
モールド工程で図３に示す半導体装置を作る。

【００１９】または上記の工程に代えて、第１のリード
フレーム12a と、絶縁材18が接着された第２のリードフ
レームとをかしめ、次いで半導体チップ13を第１のリー
ドフレームのステージ17に固着し、ワイヤ15のボンディ
ングにより電極19と内部リード16a とを接続し、最後に
モールディングを行う。

【００２０】本発明の実施例を作るには、先ず第１のリ
ードフレーム22a のステージ27に半導体チップ23を通常
の技術で固着し、半導体チップ23上に絶縁材28をテープ
付け( テーピング) する。次いで第１のリードフレーム
22a と第２のリードフレーム22b とをかしめ、引続きワ
イヤ25で半導体チップの電極29と内部リード26a とを接
続し( ワイヤボンディング) 、最後にモールディングを
行う。。

【００２１】図７(a) には従来のプラスチックモールド
ＩＣをモールディングする金型が断面図で示され、同図
において、31は下型、32は上型、33は図示しないカルに
通じるランナー、34はゲートを示し、カルからランナー
33、ゲート34を経てキャビティ35内に溶融プラスチック
が流入し、半導体チップ３を封止するプラスチックモー
ルドが形成される。なお図７において、既に示した部分
と同じ部分は同じ符号を付して示す。

【００２２】本発明の実施例のモールディングには、図
７(b) の断面図で示される金型を用い、この金型におい
ては、上型と下型のリードフレームを抑える部分31a 、
32bが一体化された２つのリードフレームを収納しうる
如くに変形されている。

【００２３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば２枚のリードフレームを用いることにより、プラ
スチックモールドＩＣの小型化と半導体素子の大型化の
傾向に合致した半導体装置が提供され、半導体集積回路
の高集積化に効果大であり、またそれの製造は従来の工
程に若干の変形を加えるだけで可能となるので、発明の
実施化が容易である。

【図面の簡単な説明】

【図１】図１は従来のプラスチックモールドＩＣの断面
図である。

【図２】図２は図１の装置に用いられるリードフレーム
の平面図である。

【図３】図３は本発明の参考例の断面図である。

【図４】図４(a) と(b) は図３及び図５の装置に用いら
れるリードフレームの平面図である。

【図５】図５は本発明の実施例を示し、(a) は断面図、
(b) は封止前の平面図である。

【図６】図６(a) は図１に於ける半導体チップと内部リ
ードとの関係を模式的に示す図である。

【図７】図６(b) は図５に於ける半導体チップと内部リ
ードとの関係を模式的に示す図である。

【図８】図７(a) と(b) は図１と図５の装置のモールデ
ィングに用いる金型の断面図である。

【符号の説明】

11，21 プラスチックモールドＩＣ 12a,22a 第１のリードフレーム 12b,22b 第２のリードフレーム 13, 23 半導体チップ 14, 24 プラスチックモールド 15, 25 ワイヤ 16a,26ａ 内部リード 16b,26b 外部リード 17, 27 ステージ 18, 28 絶縁材 19, 29 電極 31 下型 32 上型 33 ランナー 34 ゲート 31a,31b リードフレーム抑え部

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【手続補正書】

【提出日】平成５年１１月１８日

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明の欄

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】図１は従来のプラスチックモールドＩＣの断面
図である。

【図２】図２は図１の装置に用いられるリードフレーム
の平面図である。

【図３】図３は本発明の参考例の断面図である。

【図４】図４(a) と(b) は図３及び図５の装置に用いら
れるリードフレームの平面図である。

【図５】図５は本発明の実施例を示し、（ａ）は断面
図、（ｂ）は封止前の平面図である。

【図６】図６(a) と図６(b) はそれぞれ図１と図５にお
ける半導体チップと内部リードとの関係を模式的に示す
図である。

【図７】 図７(a) と(b) はそれぞれ図１と図５の装置の
モールディングに用いる金型の断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 小野 通夫 神奈川県川崎市中原区上小田中1015 富士 通株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ピンチバーと接続され、半導体素子が載
   置されるステージと、 該半導体素子上に先端が該半導体素子と電気的に絶縁さ
   れた状態でオーバーラップする様に配置された複数のリ
   ードと、 該半導体素子の電極と該リードとを電気的に接続する接
   続手段とを有し、 該ピンチバーの該半導体素子側の面と、該ステージの半
   導体素子搭載面とが同一面を有することを特徴とする半
   導体装置。
2. 【請求項２】 前記半導体素子表面は少なくとも電極上
   を除き絶縁物で覆われていることを特徴とする特許請求
   第１項記載の半導体装置。