JPH06161794A - コンピュータシステムの誤動作防止方式 - Google Patents
コンピュータシステムの誤動作防止方式Info
- Publication number
- JPH06161794A JPH06161794A JP4308686A JP30868692A JPH06161794A JP H06161794 A JPH06161794 A JP H06161794A JP 4308686 A JP4308686 A JP 4308686A JP 30868692 A JP30868692 A JP 30868692A JP H06161794 A JPH06161794 A JP H06161794A
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- JP
- Japan
- Prior art keywords
- data
- cpu
- circuit
- address
- bus
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵから出力されたアドレスまたはデータ
が伝送途中で変化した場合でも、これにより周辺回路の
誤動作を防止することができるコンピュータシステムの
誤動作防止方式を提供すること。 【構成】 ＣＰＵ１とＣＰＵ周辺回路２間のアドレス３
およびデータ４のアクセスを行うＣＰＵインタフェース
において、ＣＰＵ１から出力されるアドレス３およびデ
ータ４に、パリティビット付加回路５においてパリティ
ビットを付加し、パリティチェック６にてパリティチェ
ックを行う。これにより、正しいアドレス３およびデー
タ４のみがメモリまたはＣＰＵ周辺回路２２に入力さ
れ、誤ったアドレス３およびデータ４はパリティビット
付加回路５および禁止回路７により除去される。
が伝送途中で変化した場合でも、これにより周辺回路の
誤動作を防止することができるコンピュータシステムの
誤動作防止方式を提供すること。 【構成】 ＣＰＵ１とＣＰＵ周辺回路２間のアドレス３
およびデータ４のアクセスを行うＣＰＵインタフェース
において、ＣＰＵ１から出力されるアドレス３およびデ
ータ４に、パリティビット付加回路５においてパリティ
ビットを付加し、パリティチェック６にてパリティチェ
ックを行う。これにより、正しいアドレス３およびデー
タ４のみがメモリまたはＣＰＵ周辺回路２２に入力さ
れ、誤ったアドレス３およびデータ４はパリティビット
付加回路５および禁止回路７により除去される。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムの
誤動作防止方式、より具体的には中央処理装置（以後Ｃ
ＰＵと称す）インタフェースにおいて、バス上でのアド
レスおよびデータの誤動作防止に関する。
誤動作防止方式、より具体的には中央処理装置（以後Ｃ
ＰＵと称す）インタフェースにおいて、バス上でのアド
レスおよびデータの誤動作防止に関する。
【０００２】
【従来の技術】図２は、従来技術におけるコンピュータ
システムのブロックであり、ＣＰＵ１０とその周辺回路
２０との接続関係が示されている。ＣＰＵ１０はたとえ
ばマイクロコンピュータなどである。また、ＣＰＵ周辺
回路２０は、ＣＰＵ１０とアドレスバスＡＤまたはデー
タバスＤＡを介して接続され、チップセレクト線ＣＳ、
ライト線ＷＲおよびリード線ＲＤなどのバス・アクセス
制御線を介して制御されるメモリまたは入出力インタフ
ェース回路（以後Ｉ／Ｏと称す）である。
システムのブロックであり、ＣＰＵ１０とその周辺回路
２０との接続関係が示されている。ＣＰＵ１０はたとえ
ばマイクロコンピュータなどである。また、ＣＰＵ周辺
回路２０は、ＣＰＵ１０とアドレスバスＡＤまたはデー
タバスＤＡを介して接続され、チップセレクト線ＣＳ、
ライト線ＷＲおよびリード線ＲＤなどのバス・アクセス
制御線を介して制御されるメモリまたは入出力インタフ
ェース回路（以後Ｉ／Ｏと称す）である。
【０００３】ＣＰＵ１０がメモリまたはＩ／Ｏなどの周
辺回路２０とアクセスするときは、チップセレクト線Ｃ
Ｓ、リード線ＲＤ、ライト線ＷＲのバス・アクセス制御
線によってこれら回路を制御する。従来方式におけるＣ
ＰＵ１０のアクセス動作を図２を用いて説明する。
辺回路２０とアクセスするときは、チップセレクト線Ｃ
Ｓ、リード線ＲＤ、ライト線ＷＲのバス・アクセス制御
線によってこれら回路を制御する。従来方式におけるＣ
ＰＵ１０のアクセス動作を図２を用いて説明する。
【０００４】ＣＰＵ１０は、メモリまたはＩ／Ｏなどの
周辺回路２０とアクセスする場合、当該回路に対してチ
ップセレクト信号ＣＳ信号を出力し、この回路をアクテ
ィブ状態にする。次に、ＣＰＵ１０はライト信号ＷＲま
たはリード信号ＲＤの制御信号を出力し、アドレスＡＤ
またデータＤＡの書込みまたは読出しを行なう。
周辺回路２０とアクセスする場合、当該回路に対してチ
ップセレクト信号ＣＳ信号を出力し、この回路をアクテ
ィブ状態にする。次に、ＣＰＵ１０はライト信号ＷＲま
たはリード信号ＲＤの制御信号を出力し、アドレスＡＤ
またデータＤＡの書込みまたは読出しを行なう。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のコンピュータシステムでは、ＣＰＵインタフ
ェースにおいて、ＣＰＵ１０から出力されるアドレスＡ
ＤまたはデータＤＡが、伝送途中でノイズ等によってデ
ータ化けが生じ、誤ったアドレスＡＤおよびデータＤＡ
となったときでも、周辺回路２０にそのまま入力され
る。たとえば、アドレスがデータ化けして指定先のアド
レスと異なる番地にデータが書き込まれた場合には誤動
作したり、またプログラムエリアであったときにはプロ
グラムが破壊されて動作不能となることがある。また、
Ｉ／Ｏに間違ったデータが送られて周辺回路が誤動作す
るということもあった。このように従来のコンピュータ
システムではバス上のデータのエラーチェックを行って
いないため信頼性の低いシステムであった。
うな従来のコンピュータシステムでは、ＣＰＵインタフ
ェースにおいて、ＣＰＵ１０から出力されるアドレスＡ
ＤまたはデータＤＡが、伝送途中でノイズ等によってデ
ータ化けが生じ、誤ったアドレスＡＤおよびデータＤＡ
となったときでも、周辺回路２０にそのまま入力され
る。たとえば、アドレスがデータ化けして指定先のアド
レスと異なる番地にデータが書き込まれた場合には誤動
作したり、またプログラムエリアであったときにはプロ
グラムが破壊されて動作不能となることがある。また、
Ｉ／Ｏに間違ったデータが送られて周辺回路が誤動作す
るということもあった。このように従来のコンピュータ
システムではバス上のデータのエラーチェックを行って
いないため信頼性の低いシステムであった。
【０００６】本発明はこのような従来技術の欠点を解消
し、ＣＰＵから出力されたアドレスまたはデータが伝送
途中で変化した場合でも、これにより周辺回路の誤動作
を防止することができるコンピュータシステムの誤動作
防止方式を提供することを目的とする。
し、ＣＰＵから出力されたアドレスまたはデータが伝送
途中で変化した場合でも、これにより周辺回路の誤動作
を防止することができるコンピュータシステムの誤動作
防止方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
みに発明は、中央処理装置がバスを介して記憶手段に記
憶されている情報および入出力インタフェースの少なく
ともいずれかにアクセスして情報処理を行うコンピュー
タシステムの誤動作防止方式は、中央処理装置がバスを
介して記憶手段および入出力インタフェースのいずれか
にアクセスする際、前記バスに伝送されたアドレス、デ
ータの誤り検出を行い、伝送過程においてアドレス、デ
ータの誤りが検出された場合には中央処理装置のアクセ
スを禁止する。
みに発明は、中央処理装置がバスを介して記憶手段に記
憶されている情報および入出力インタフェースの少なく
ともいずれかにアクセスして情報処理を行うコンピュー
タシステムの誤動作防止方式は、中央処理装置がバスを
介して記憶手段および入出力インタフェースのいずれか
にアクセスする際、前記バスに伝送されたアドレス、デ
ータの誤り検出を行い、伝送過程においてアドレス、デ
ータの誤りが検出された場合には中央処理装置のアクセ
スを禁止する。
【０００８】
【作用】本発明によれば、中央処理装置からバスを介し
て記憶手段または入出力インタフェースに送られるデー
タは誤り検出が行われる。この際、もし送られたデータ
が、伝送途中で誤ったアドレスまたはデータとなったも
のは除去され、正しいアドレスおよびデータのみがメモ
リまたは入出力インタフェースなどのＣＰＵ周辺回路に
入力される。
て記憶手段または入出力インタフェースに送られるデー
タは誤り検出が行われる。この際、もし送られたデータ
が、伝送途中で誤ったアドレスまたはデータとなったも
のは除去され、正しいアドレスおよびデータのみがメモ
リまたは入出力インタフェースなどのＣＰＵ周辺回路に
入力される。
【０００９】
【実施例】次に添付図面を参照して本発明によるコンピ
ュータシステムの誤動作防止方式の実施例を詳細に説明
する。
ュータシステムの誤動作防止方式の実施例を詳細に説明
する。
【００１０】図１は本発明によるコンピュータシステム
の誤動作防止方式の実施例を示す機能ブロック図であ
る。同図において、ＣＰＵ１はたとえばマイクロコンピ
ュータなどの中央処理装置である。ＣＰＵ１はアドレス
バスＡＤまたはデータバスＤＡを介してＣＰＵ周辺回路
２に接続されるが、本実施例ではＣＰＵ１に近接してパ
リティビット付加回路５がこれらバス上に配設されてい
る。
の誤動作防止方式の実施例を示す機能ブロック図であ
る。同図において、ＣＰＵ１はたとえばマイクロコンピ
ュータなどの中央処理装置である。ＣＰＵ１はアドレス
バスＡＤまたはデータバスＤＡを介してＣＰＵ周辺回路
２に接続されるが、本実施例ではＣＰＵ１に近接してパ
リティビット付加回路５がこれらバス上に配設されてい
る。
【００１１】パリティビット付加回路５は、ＣＰＵ１か
らアドレスバスＡＤまたはデータバスＤＡに送出された
データにパリティビットを付加する回路である。パリテ
ィビット付加回路５は、アドレスバスＡＤまたはデータ
バスＤＡを介してＣＰＵ周辺回路２に接続されている。
ＣＰＵ周辺回路２は、チップセレクト線ＣＳ、ライト線
ＷＲおよびリード線ＲＤなどのバス・アクセス制御線に
より制御されるメモリまたは入出力インタフェース回路
である。なお、アドレスバスＡＤまたはデータバスＤＡ
を介してＣＰＵ周辺回路２に入力されるバス上のデータ
は、パリティチェック回路６にも入力される。
らアドレスバスＡＤまたはデータバスＤＡに送出された
データにパリティビットを付加する回路である。パリテ
ィビット付加回路５は、アドレスバスＡＤまたはデータ
バスＤＡを介してＣＰＵ周辺回路２に接続されている。
ＣＰＵ周辺回路２は、チップセレクト線ＣＳ、ライト線
ＷＲおよびリード線ＲＤなどのバス・アクセス制御線に
より制御されるメモリまたは入出力インタフェース回路
である。なお、アドレスバスＡＤまたはデータバスＤＡ
を介してＣＰＵ周辺回路２に入力されるバス上のデータ
は、パリティチェック回路６にも入力される。
【００１２】パリティチェック回路６は、ＣＰＵ周辺回
路２に入力されるデータがバス上を伝送している際にデ
ータ化けを生じたかどうかを監視する回路である。この
ように本実施例では、パリティビット付加回路５とパリ
ティチェック回路６によりバスを伝送するデータの誤り
検出を行なっている。このため、パリティチェック回路
６は、ＣＰＵ周辺回路２に近接して配設されている。
路２に入力されるデータがバス上を伝送している際にデ
ータ化けを生じたかどうかを監視する回路である。この
ように本実施例では、パリティビット付加回路５とパリ
ティチェック回路６によりバスを伝送するデータの誤り
検出を行なっている。このため、パリティチェック回路
６は、ＣＰＵ周辺回路２に近接して配設されている。
【００１３】パリティチェック回路６は、制御信号線Ｂ
ＰＴＹを介してＣＰＵ１に、また制御信号線ＩＮＨを介
して禁止回路（ＩＮＨ）７に接続され、パリティエラー
を検出したときにはこれら制御信号線を介してパリティ
チェック回路６および禁止回路７にエラーが発生したこ
とを知らせる。
ＰＴＹを介してＣＰＵ１に、また制御信号線ＩＮＨを介
して禁止回路（ＩＮＨ）７に接続され、パリティエラー
を検出したときにはこれら制御信号線を介してパリティ
チェック回路６および禁止回路７にエラーが発生したこ
とを知らせる。
【００１４】禁止回路７は、チップセレクト線ＣＳ、ラ
イト線ＷＲおよびリード線ＲＤなどのバス・アクセス制
御線を介してＣＰＵ１およびＣＰＵ周辺回路２に接続さ
れている。禁止回路７は、パリティチェック回路６より
パリティエラー信号ＩＮＨを入力していないときにはＣ
ＰＵ１からの制御信号をそのままＣＰＵ周辺回路に送
り、パリティエラー信号ＩＮＨを入力した場合にはこれ
ら制御信号の送出を禁止する。
イト線ＷＲおよびリード線ＲＤなどのバス・アクセス制
御線を介してＣＰＵ１およびＣＰＵ周辺回路２に接続さ
れている。禁止回路７は、パリティチェック回路６より
パリティエラー信号ＩＮＨを入力していないときにはＣ
ＰＵ１からの制御信号をそのままＣＰＵ周辺回路に送
り、パリティエラー信号ＩＮＨを入力した場合にはこれ
ら制御信号の送出を禁止する。
【００１５】次に図１に示した本実施例の動作を説明す
る。まず、ＣＰＵ１から出力されるアドレスＡＤおよび
データＤＡはパリティビット付加回路５にて、パリティ
ビットが付加される。次に、パリティビットが付加され
たアドレス３およびデータ４は、パリティチェック回路
６に送られ、パリティチェックされる。パリティチェッ
クの結果、正しい場合は、アドレス３およびデータ４は
ＣＰＵ周辺回路２に入力される。すなわち、禁止回路７
は、パリティチェック６からＩＮＨ信号を受信しなかっ
た場合は、ＣＰＵ１から受信したチップセレクトＣＳ、
ライト信号ＷＲ、リード信号ＲＤをＣＰＵ周辺回路２に
対して送信する。
る。まず、ＣＰＵ１から出力されるアドレスＡＤおよび
データＤＡはパリティビット付加回路５にて、パリティ
ビットが付加される。次に、パリティビットが付加され
たアドレス３およびデータ４は、パリティチェック回路
６に送られ、パリティチェックされる。パリティチェッ
クの結果、正しい場合は、アドレス３およびデータ４は
ＣＰＵ周辺回路２に入力される。すなわち、禁止回路７
は、パリティチェック６からＩＮＨ信号を受信しなかっ
た場合は、ＣＰＵ１から受信したチップセレクトＣＳ、
ライト信号ＷＲ、リード信号ＲＤをＣＰＵ周辺回路２に
対して送信する。
【００１６】一方、ここでパリティエラーが検出された
場合には、ＢＰＴＹ信号をＣＰＵ１に送出すると共に、
ＩＮＨ信号を禁止回路７に出力してチップセレクトＣ
Ｓ、ライト信号ＷＲおよびリード信号ＲＤの出力を禁止
する。これにより、誤ったデータをＣＰＵ周辺回路２が
書き込んだり、送出したりすることが無くなるととも
に、ＣＰＵ１はＣＰＵ周辺回路２に正しくデータが送ら
れなかったことをすぐに知ることができる。このため、
たとえばデータの再送なども即座に行うことが可能とな
る。
場合には、ＢＰＴＹ信号をＣＰＵ１に送出すると共に、
ＩＮＨ信号を禁止回路７に出力してチップセレクトＣ
Ｓ、ライト信号ＷＲおよびリード信号ＲＤの出力を禁止
する。これにより、誤ったデータをＣＰＵ周辺回路２が
書き込んだり、送出したりすることが無くなるととも
に、ＣＰＵ１はＣＰＵ周辺回路２に正しくデータが送ら
れなかったことをすぐに知ることができる。このため、
たとえばデータの再送なども即座に行うことが可能とな
る。
【００１７】なお、本実施例ではパリティビットにより
データの誤り検出を行う実施例を示したが、本発明は特
にこれに限定されるものではなく、他の誤り検出方式を
用いてバス上のデータの誤りを検出してもよい。
データの誤り検出を行う実施例を示したが、本発明は特
にこれに限定されるものではなく、他の誤り検出方式を
用いてバス上のデータの誤りを検出してもよい。
【００１８】
【発明の効果】以上、詳細に説明したように本発明によ
れば、ＣＰＵから出力されるすべてのアドレスおよびデ
ータの誤り検出を行うことにより、伝送途中でノイズ等
により誤ったアドレスおよびデータは除去され、正しい
アドレスおよびデータのみがメモリまたは入出力インタ
フェース回路に入力される。したがって、メモリまたは
入出力インタフェース回路の誤動作を防止することがで
き、信頼性の高いコンピュータシステムを構築すること
が可能となる。
れば、ＣＰＵから出力されるすべてのアドレスおよびデ
ータの誤り検出を行うことにより、伝送途中でノイズ等
により誤ったアドレスおよびデータは除去され、正しい
アドレスおよびデータのみがメモリまたは入出力インタ
フェース回路に入力される。したがって、メモリまたは
入出力インタフェース回路の誤動作を防止することがで
き、信頼性の高いコンピュータシステムを構築すること
が可能となる。
【図１】本発明のコンピュータシステムの誤動作防止方
式としてパリティチェックによりバス上のデータをチェ
ックする実施例を示した機能ブロック図である。
式としてパリティチェックによりバス上のデータをチェ
ックする実施例を示した機能ブロック図である。
【図２】従来のＣＰＵインタフェースである。
１ ＣＰＵ ２ ＣＰＵ周辺回路 ５ パリティビット付加回路 ６ パリティチェック ７ 禁止回路
Claims (2)
- 【請求項１】 中央処理装置がバスを介してこの装置の
周辺回路にアクセスして情報処理を行うコンピュータシ
ステムの誤動作防止方式において、 前記中央処理装置がバスを介して前記周辺回路にアクセ
スする際、前記バスに伝送されたアドレス、データの誤
り検出を行い、 伝送過程において前記アドレス、データの誤りが検出さ
れた場合には前記中央処理装置のアクセスを禁止するこ
とを特徴とするコンピュータシステムの誤動作防止方
式。 - 【請求項２】 請求項１に記載のコンピュータシステム
の誤動作防止方式において、前記データの誤り検出はパ
リティビットにより行うことを特徴とするコンピュータ
システムの誤動作防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308686A JPH06161794A (ja) | 1992-11-18 | 1992-11-18 | コンピュータシステムの誤動作防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308686A JPH06161794A (ja) | 1992-11-18 | 1992-11-18 | コンピュータシステムの誤動作防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161794A true JPH06161794A (ja) | 1994-06-10 |
Family
ID=17984069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308686A Pending JPH06161794A (ja) | 1992-11-18 | 1992-11-18 | コンピュータシステムの誤動作防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161794A (ja) |
-
1992
- 1992-11-18 JP JP4308686A patent/JPH06161794A/ja active Pending
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