JPH06163850A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06163850A JPH06163850A JP4314476A JP31447692A JPH06163850A JP H06163850 A JPH06163850 A JP H06163850A JP 4314476 A JP4314476 A JP 4314476A JP 31447692 A JP31447692 A JP 31447692A JP H06163850 A JPH06163850 A JP H06163850A
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- forming
- film
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Abstract
(57)【要約】
【目的】スタックド型キャパシタを有するＤＲＡＭの記
憶容量値を増大させるために、ストレージノード電極の
表面積を簡単に効率よく増加させる製造方法を提供す
る。 【構成】第１の非晶質シリコン膜からなる非晶質シリコ
ン膜パターン１１３ａを形成し、全面に形成した第２の
非晶質シリコン膜１１４をエッチバックして非晶質シリ
コン膜スペーサ１１４ａを形成し、非晶質シリコン膜パ
ターン１１３ａ並びに非晶質シリコン膜スペーサ１１４
ａの露出面にシリコン結晶粒１１５を形成する。ストレ
ージノード電極１１６ａは、シリコン結晶粒１１５と非
晶質シリコン膜パターン１１３ａと非晶質シリコン膜ス
ペーサ１１４ａとから構成される。
憶容量値を増大させるために、ストレージノード電極の
表面積を簡単に効率よく増加させる製造方法を提供す
る。 【構成】第１の非晶質シリコン膜からなる非晶質シリコ
ン膜パターン１１３ａを形成し、全面に形成した第２の
非晶質シリコン膜１１４をエッチバックして非晶質シリ
コン膜スペーサ１１４ａを形成し、非晶質シリコン膜パ
ターン１１３ａ並びに非晶質シリコン膜スペーサ１１４
ａの露出面にシリコン結晶粒１１５を形成する。ストレ
ージノード電極１１６ａは、シリコン結晶粒１１５と非
晶質シリコン膜パターン１１３ａと非晶質シリコン膜ス
ペーサ１１４ａとから構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にスタックド型キャパシタを有するＤＲＡＭの
ストレージノード電極の形成方法に関する。
関し、特にスタックド型キャパシタを有するＤＲＡＭの
ストレージノード電極の形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの蓄積容量構造としては、スタ
ッククド型キャパシタ構造が使用されている。その容量
値を増大するために、スタッククド型キャパシタを形成
するストレージノード電極（下層電極）の表面積を増大
させる技術がいくつか提案されている。その１つに、ス
トレージノード電極を非晶質シリコン膜で形成した後、
減圧雰囲気中で高温アニールを行ない、このストレージ
ノード電極表面に微細なシリコン結晶粒を成長させる技
術がある。このような技術は、例えば、１９９１年春季
応用物理学会予稿集７１４頁（講演番号３１Ａ−Ｔ−
５）に報告されている。
ッククド型キャパシタ構造が使用されている。その容量
値を増大するために、スタッククド型キャパシタを形成
するストレージノード電極（下層電極）の表面積を増大
させる技術がいくつか提案されている。その１つに、ス
トレージノード電極を非晶質シリコン膜で形成した後、
減圧雰囲気中で高温アニールを行ない、このストレージ
ノード電極表面に微細なシリコン結晶粒を成長させる技
術がある。このような技術は、例えば、１９９１年春季
応用物理学会予稿集７１４頁（講演番号３１Ａ−Ｔ−
５）に報告されている。
【０００３】半導体装置の製造工程の平面模式図である
図４と図４のＹＹ線での模式的断面図である図５とを参
照すると、上記報告を基にして，０．４μｍの最小加工
寸法の技術を用いてＤＲＡＭを作成すると、その製造方
法は以下のようなる。
図４と図４のＹＹ線での模式的断面図である図５とを参
照すると、上記報告を基にして，０．４μｍの最小加工
寸法の技術を用いてＤＲＡＭを作成すると、その製造方
法は以下のようなる。
【０００４】まず、Ｐ型シリコン基板２０１表面にフィ
ールド酸化膜２０２，ゲート酸化膜２０３が形成され、
ゲート電極を兼るワード線２０４が、高融点導電膜（例
えば、Ｎ+ 型多結晶シリコン膜，シリサイド膜，あるい
はポリサイド膜等）により形成され、Ｎ+ 型ソース拡散
領域２０５，およびＮ+ 型ドレイン拡散領域２０６が形
成される。ワード線２０４，およびＮ+ 型ソース拡散領
域２０５並びにＮ+ 型ドレイン拡散領域２０６の最小幅
はそれぞれ０．４μｍであり、Ｎ+ 型ソース拡散領域２
０５並びにＮ+ 型ドレイン拡散領域２０６の最小間隔も
０．４μｍである。
ールド酸化膜２０２，ゲート酸化膜２０３が形成され、
ゲート電極を兼るワード線２０４が、高融点導電膜（例
えば、Ｎ+ 型多結晶シリコン膜，シリサイド膜，あるい
はポリサイド膜等）により形成され、Ｎ+ 型ソース拡散
領域２０５，およびＮ+ 型ドレイン拡散領域２０６が形
成される。ワード線２０４，およびＮ+ 型ソース拡散領
域２０５並びにＮ+ 型ドレイン拡散領域２０６の最小幅
はそれぞれ０．４μｍであり、Ｎ+ 型ソース拡散領域２
０５並びにＮ+ 型ドレイン拡散領域２０６の最小間隔も
０．４μｍである。
【０００５】次に、全面に第１層間絶縁膜２０７が形成
され、上記Ｎ+ 型ドレイン拡散領域２０６に達する開口
径０．２μｍのビットコンタクト孔２０８が形成され
る。このビットコンタクト孔２０８の形成方法は、以下
のようになっている。まず、Ｎ+ 型ドレイン拡散領域２
０６に達する開口径０．４μｍのコンタクト孔が形成さ
れ、全面に膜厚０．１５μｎの絶縁膜（図示せず）が形
成される。この絶縁膜がエッチバックサされてこのコン
タクト孔の側面に膜厚０．１μｍの絶縁膜スペーサ（図
示せず）が形成され、上記ビットコンタクト孔２０８の
形成が終了する。次に、線幅０．４μｍのビット線２０
９が、高融点導電膜（例えば、Ｎ+ 型多結晶シリコン
膜，シリサイド膜，あるいは高融点金属膜等）により形
成される。
され、上記Ｎ+ 型ドレイン拡散領域２０６に達する開口
径０．２μｍのビットコンタクト孔２０８が形成され
る。このビットコンタクト孔２０８の形成方法は、以下
のようになっている。まず、Ｎ+ 型ドレイン拡散領域２
０６に達する開口径０．４μｍのコンタクト孔が形成さ
れ、全面に膜厚０．１５μｎの絶縁膜（図示せず）が形
成される。この絶縁膜がエッチバックサされてこのコン
タクト孔の側面に膜厚０．１μｍの絶縁膜スペーサ（図
示せず）が形成され、上記ビットコンタクト孔２０８の
形成が終了する。次に、線幅０．４μｍのビット線２０
９が、高融点導電膜（例えば、Ｎ+ 型多結晶シリコン
膜，シリサイド膜，あるいは高融点金属膜等）により形
成される。
【０００６】次に、全面に第２層間絶縁膜２１０が形成
され、上記Ｎ+ 型ソース拡散領域２０５に達する開口径
０．２μｍのノードコンタクト孔２１２が形成される。
このノードコンタクト孔２１２は、上記ビットコンタク
ト孔２０８と同様の方法により形成され、膜厚０．１μ
ｍの絶縁膜スペーサ２１１を有している。
され、上記Ｎ+ 型ソース拡散領域２０５に達する開口径
０．２μｍのノードコンタクト孔２１２が形成される。
このノードコンタクト孔２１２は、上記ビットコンタク
ト孔２０８と同様の方法により形成され、膜厚０．１μ
ｍの絶縁膜スペーサ２１１を有している。
【０００７】次に、全面に膜厚０．４μｍの非晶質シリ
コン膜（図示せず）が形成される。この非晶質シリコン
膜が公知のフォトリソグラフィ技術によりパターニング
され、上記ノードコンタクト孔２１２を介してぞれぞれ
の上記Ｎ+ 型ソース拡散領域２０５に接続される複数の
非晶質シリコン膜パターン２１３が形成される。この非
晶質シリコン膜パターン２１３の幅および長さは、０．
４μｍおよび１．２μｍである。また、隣接する２つの
非晶質シリコン膜パターン２１３の間隔は、０．４μｍ
である〔図４（ａ），図５（ａ）〕。なお、図４（ａ）
においては、区分線の重なりにより不明確になるのを避
けるため、ワード線２０４，Ｎ+ 型ソース拡散領域２０
５，Ｎ+ 型ドレイン拡散領域２０６，およびビット線２
０９の幅は、実際より細めに表示してある。
コン膜（図示せず）が形成される。この非晶質シリコン
膜が公知のフォトリソグラフィ技術によりパターニング
され、上記ノードコンタクト孔２１２を介してぞれぞれ
の上記Ｎ+ 型ソース拡散領域２０５に接続される複数の
非晶質シリコン膜パターン２１３が形成される。この非
晶質シリコン膜パターン２１３の幅および長さは、０．
４μｍおよび１．２μｍである。また、隣接する２つの
非晶質シリコン膜パターン２１３の間隔は、０．４μｍ
である〔図４（ａ），図５（ａ）〕。なお、図４（ａ）
においては、区分線の重なりにより不明確になるのを避
けるため、ワード線２０４，Ｎ+ 型ソース拡散領域２０
５，Ｎ+ 型ドレイン拡散領域２０６，およびビット線２
０９の幅は、実際より細めに表示してある。
【０００８】次に、１０-6Ｔｏｒｒの高真空で６００
℃，１分間の短時間加熱が行なわれると、上記非晶質シ
リコン膜パターン２１３の露出面に、直径約５０ｎｍの
シリコン結晶粒２１５が成長させられる。このシリコン
結晶粒２１５と上記非晶質シリコン膜パターン２１３と
により、ストレージノード電極２１６が構成される。こ
のストレージノード電極２１６は、シリコン結晶粒２１
５を構成要素として有することにより、多数の凹凸を有
する表面を有することになる〔図４（ｂ），図５
（ｂ）〕。続いて、誘電体膜（図示せず），およびセル
プレート電極（図示せず）が形成され、ＤＲＡＭの作成
が完了する。なお、図４（ｂ）においては、理解を容易
にするため、ワード線２０４，Ｎ+ 型ソース拡散領域２
０５，Ｎ+ 型ドレイン拡散領域２０６，およびビット線
２０９の記載は省いてある。
℃，１分間の短時間加熱が行なわれると、上記非晶質シ
リコン膜パターン２１３の露出面に、直径約５０ｎｍの
シリコン結晶粒２１５が成長させられる。このシリコン
結晶粒２１５と上記非晶質シリコン膜パターン２１３と
により、ストレージノード電極２１６が構成される。こ
のストレージノード電極２１６は、シリコン結晶粒２１
５を構成要素として有することにより、多数の凹凸を有
する表面を有することになる〔図４（ｂ），図５
（ｂ）〕。続いて、誘電体膜（図示せず），およびセル
プレート電極（図示せず）が形成され、ＤＲＡＭの作成
が完了する。なお、図４（ｂ）においては、理解を容易
にするため、ワード線２０４，Ｎ+ 型ソース拡散領域２
０５，Ｎ+ 型ドレイン拡散領域２０６，およびビット線
２０９の記載は省いてある。
【０００９】このＤＲＡＭのメモリセルの占有面積は、
短辺０．８μｍ，長辺１．６μｍであることから、１．
２８μｍ2 となる。また、上記非晶質シリコン膜パター
ン２１３の露出面の表面積は、（２×（０．４＋１．
２）×０．４＋０．４×１．２）μｍ2 ＝１．７６μｍ
2 となる。上記ストレージノード電極２１６の露出面の
表面積は、上記シリコン結晶粒２１５の存在のため、上
記非晶質シリコン膜パターン２１３の露出面の表面積の
約２倍となり、約３．５２μｍ2 となる。
短辺０．８μｍ，長辺１．６μｍであることから、１．
２８μｍ2 となる。また、上記非晶質シリコン膜パター
ン２１３の露出面の表面積は、（２×（０．４＋１．
２）×０．４＋０．４×１．２）μｍ2 ＝１．７６μｍ
2 となる。上記ストレージノード電極２１６の露出面の
表面積は、上記シリコン結晶粒２１５の存在のため、上
記非晶質シリコン膜パターン２１３の露出面の表面積の
約２倍となり、約３．５２μｍ2 となる。
【００１０】
【発明が解決しようとする課題】上述した従来のスタッ
クド型キャパシタを有するＤＲＡＭのストレージノード
電極の形成方法では、非晶質シリコン膜パターンを核と
してその露出面にシリコン結晶粒が成長されてストレー
ジノード電極が形成され、このストレージノード電極の
露出面には凹凸が形成される。その結果、このストレー
ジノード電極の露出面の表面積は、非晶質シリコン膜パ
ターンの露出面の表面積の約２倍まで増加させることが
できる。このシリコン結晶粒の成長核となる非晶質シリ
コン膜パターンのシリコン基板表面に対する射影面積の
増加は、メモリセルの占有面積と最小加工寸法とから許
容される範囲に制約される。上述の場合、この非晶質シ
リコン膜パターンのシリコン基板表面に対する射影面積
は０．４μｍ×１．２μｍであるこの制約内でこの非晶
質シリコン膜パターンの露出面の表面積を増加させるに
は、この非晶質シリコン膜の膜厚を厚くすることにな
る。しかにながらこのような手法は、半導体装置の表面
段差が増大するこのになり、他の微細加工に障害を及ぼ
すことになる。
クド型キャパシタを有するＤＲＡＭのストレージノード
電極の形成方法では、非晶質シリコン膜パターンを核と
してその露出面にシリコン結晶粒が成長されてストレー
ジノード電極が形成され、このストレージノード電極の
露出面には凹凸が形成される。その結果、このストレー
ジノード電極の露出面の表面積は、非晶質シリコン膜パ
ターンの露出面の表面積の約２倍まで増加させることが
できる。このシリコン結晶粒の成長核となる非晶質シリ
コン膜パターンのシリコン基板表面に対する射影面積の
増加は、メモリセルの占有面積と最小加工寸法とから許
容される範囲に制約される。上述の場合、この非晶質シ
リコン膜パターンのシリコン基板表面に対する射影面積
は０．４μｍ×１．２μｍであるこの制約内でこの非晶
質シリコン膜パターンの露出面の表面積を増加させるに
は、この非晶質シリコン膜の膜厚を厚くすることにな
る。しかにながらこのような手法は、半導体装置の表面
段差が増大するこのになり、他の微細加工に障害を及ぼ
すことになる。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、Ｐ型シリコン基板表面にそれぞれがゲート酸
化膜とＮ型のソース，ドレイン拡散領域とワード線とな
るゲート電極とからなる複数個のＭＯＳトランジスタを
規則的に配列して形成する工程と、全面に第１の層間絶
縁膜を形成し、それぞれのドレイン拡散領域に達するビ
ットコンタクト孔を形成し、ビット線を形成する工程
と、全面に第２の層間絶縁膜を形成し、それぞれのソー
ス拡散領域に達するノードコンタクト孔を形成する工程
と、全面に第１の非晶質シリコン膜を形成する工程と、
フォトリソグラフィ技術により第１の非晶質シリコン膜
をエッチングし、それぞれのノードコンタクト孔を介し
てそれぞれのソース拡散領域に接続する複数の非晶質シ
リコン膜パターンを形成する工程と、全面に第２の非晶
質シリコン膜を形成する工程と、第２の非晶質シリコン
膜をエッチバックして、非晶質シリコン膜パターンの側
面に第２の非晶質シリコン膜からなる非晶質シリコン膜
スペーサを形成する工程と、減圧した雰囲気中で高温ア
ニールを行ない、非晶質シリコン膜パターン，並びに非
晶質シリコン膜スペーサの露出表面にシリコン結晶粒を
成長させる工程と、誘電体膜を形成し、セルプレート電
極を形成する工程とを有する。
造方法は、Ｐ型シリコン基板表面にそれぞれがゲート酸
化膜とＮ型のソース，ドレイン拡散領域とワード線とな
るゲート電極とからなる複数個のＭＯＳトランジスタを
規則的に配列して形成する工程と、全面に第１の層間絶
縁膜を形成し、それぞれのドレイン拡散領域に達するビ
ットコンタクト孔を形成し、ビット線を形成する工程
と、全面に第２の層間絶縁膜を形成し、それぞれのソー
ス拡散領域に達するノードコンタクト孔を形成する工程
と、全面に第１の非晶質シリコン膜を形成する工程と、
フォトリソグラフィ技術により第１の非晶質シリコン膜
をエッチングし、それぞれのノードコンタクト孔を介し
てそれぞれのソース拡散領域に接続する複数の非晶質シ
リコン膜パターンを形成する工程と、全面に第２の非晶
質シリコン膜を形成する工程と、第２の非晶質シリコン
膜をエッチバックして、非晶質シリコン膜パターンの側
面に第２の非晶質シリコン膜からなる非晶質シリコン膜
スペーサを形成する工程と、減圧した雰囲気中で高温ア
ニールを行ない、非晶質シリコン膜パターン，並びに非
晶質シリコン膜スペーサの露出表面にシリコン結晶粒を
成長させる工程と、誘電体膜を形成し、セルプレート電
極を形成する工程とを有する。
【００１２】
【実施例】半導体装置の製造工程の平面模式図である図
１と図１のＸＸ線での模式的断面図である図２とを参照
すると、本発明の第１の実施例は、０．４μｍの最小加
工寸法の技術が用いられており、以下のとうりになる。
１と図１のＸＸ線での模式的断面図である図２とを参照
すると、本発明の第１の実施例は、０．４μｍの最小加
工寸法の技術が用いられており、以下のとうりになる。
【００１３】まず、Ｐ型シリコン基板１０１表面にフィ
ールド酸化膜１０２，ゲート酸化膜１０３が形成され、
ゲート電極を兼るワード線１０４が、高融点導電膜（例
えば、Ｎ+ 型多結晶シリコン膜，シリサイド膜，あるい
はポリサイド膜等）により形成され、Ｎ+ 型ソース拡散
領域１０５，およびＮ+ 型ドレイン拡散領域１０６が形
成される。ワード線１０４，およびＮ+ 型ソース拡散領
域１０５並びにＮ+ 型ドレイン拡散領域１０６の最小幅
はそれぞれ０．４μｍであり、Ｎ+ 型ソース拡散領域１
０５並びにＮ+ 型ドレイン拡散領域１０６の最小間隔も
０．４μｍである。
ールド酸化膜１０２，ゲート酸化膜１０３が形成され、
ゲート電極を兼るワード線１０４が、高融点導電膜（例
えば、Ｎ+ 型多結晶シリコン膜，シリサイド膜，あるい
はポリサイド膜等）により形成され、Ｎ+ 型ソース拡散
領域１０５，およびＮ+ 型ドレイン拡散領域１０６が形
成される。ワード線１０４，およびＮ+ 型ソース拡散領
域１０５並びにＮ+ 型ドレイン拡散領域１０６の最小幅
はそれぞれ０．４μｍであり、Ｎ+ 型ソース拡散領域１
０５並びにＮ+ 型ドレイン拡散領域１０６の最小間隔も
０．４μｍである。
【００１４】次に、全面に第１層間絶縁膜１０７が形成
され、上記Ｎ+ 型ドレイン拡散領域１０６に達する開口
径０．２μｍのビットコンタクト孔１０８が形成され
る。このビットコンタクト孔１０８の形成方法は、以下
のようになっている。まず、Ｎ+ 型ドレイン拡散領域１
０６に達する開口径０．４μｍのコンタクト孔が形成さ
れ、全面に膜厚０．１５μｎの絶縁膜（図示せず）が形
成される。この絶縁膜がエッチバックサされてこのコン
タクト孔の側面に膜厚０．１μｍの絶縁膜スペーサ（図
示せず）が形成され、上記ビットコンタクト孔１０８の
形成が終了する。次に、線幅０．４μｍのビット線１０
９が、高融点導電膜（例えば、Ｎ+ 型多結晶シリコン
膜，シリサイド膜，あるいは高融点金属膜等）により形
成される。
され、上記Ｎ+ 型ドレイン拡散領域１０６に達する開口
径０．２μｍのビットコンタクト孔１０８が形成され
る。このビットコンタクト孔１０８の形成方法は、以下
のようになっている。まず、Ｎ+ 型ドレイン拡散領域１
０６に達する開口径０．４μｍのコンタクト孔が形成さ
れ、全面に膜厚０．１５μｎの絶縁膜（図示せず）が形
成される。この絶縁膜がエッチバックサされてこのコン
タクト孔の側面に膜厚０．１μｍの絶縁膜スペーサ（図
示せず）が形成され、上記ビットコンタクト孔１０８の
形成が終了する。次に、線幅０．４μｍのビット線１０
９が、高融点導電膜（例えば、Ｎ+ 型多結晶シリコン
膜，シリサイド膜，あるいは高融点金属膜等）により形
成される。
【００１５】次に、全面に第２層間絶縁膜１１０が形成
され、上記Ｎ+ 型ソース拡散領域１０５に達する開口径
０．２μｍのノードコンタクト孔１１２が形成される。
このノードコンタクト孔１１２は、上記ビットコンタク
ト孔１０８と同様の方法により形成され、膜厚０．１μ
ｍの絶縁膜スペーサ１１１を有している。
され、上記Ｎ+ 型ソース拡散領域１０５に達する開口径
０．２μｍのノードコンタクト孔１１２が形成される。
このノードコンタクト孔１１２は、上記ビットコンタク
ト孔１０８と同様の方法により形成され、膜厚０．１μ
ｍの絶縁膜スペーサ１１１を有している。
【００１６】次に、通常のＣＶＤ法により全面に膜厚
０．４μｍの非晶質シリコン膜（図示せず）が形成され
る。この非晶質シリコン膜が公知のフォトリソグラフィ
技術によりパターニングされ、上記ノードコンタクト孔
１１２を介してぞれぞれの上記Ｎ+ 型ソース拡散領域１
０５に接続される複数の非晶質シリコン膜パターン１１
３ａが形成される。この非晶質シリコン膜パターン１１
３ａの幅および長さは、０．４μｍおよび１．２μｍで
ある。また、隣接する２つの非晶質シリコン膜パターン
１１３ａの間隔は、０．４μｍである〔図１（ａ），図
２（ａ）〕。ここまでの製造方法は、前述の従来の方法
と同じである。なお、図１（ａ）においては、区分線の
重なりにより不明確になるのを避けるため、ワード線１
０４，Ｎ+型ソース拡散領域１０５，Ｎ+ 型ドレイン拡
散領域１０６，およびビット線１０９の幅は、実際より
細めに表示してある。
０．４μｍの非晶質シリコン膜（図示せず）が形成され
る。この非晶質シリコン膜が公知のフォトリソグラフィ
技術によりパターニングされ、上記ノードコンタクト孔
１１２を介してぞれぞれの上記Ｎ+ 型ソース拡散領域１
０５に接続される複数の非晶質シリコン膜パターン１１
３ａが形成される。この非晶質シリコン膜パターン１１
３ａの幅および長さは、０．４μｍおよび１．２μｍで
ある。また、隣接する２つの非晶質シリコン膜パターン
１１３ａの間隔は、０．４μｍである〔図１（ａ），図
２（ａ）〕。ここまでの製造方法は、前述の従来の方法
と同じである。なお、図１（ａ）においては、区分線の
重なりにより不明確になるのを避けるため、ワード線１
０４，Ｎ+型ソース拡散領域１０５，Ｎ+ 型ドレイン拡
散領域１０６，およびビット線１０９の幅は、実際より
細めに表示してある。
【００１７】次に、減圧ＣＶＤ法（ＬＰＣＶＤ法）によ
り、全面に膜厚０．１μｍの第２の非晶質シリコン膜１
１４が形成される〔図１（ｂ），図２（ｂ）〕。なお、
図１（ｂ），（ｃ），（ｄ）においては、理解を容易に
するため、ワード線１０４，Ｎ+ 型ソース拡散領域１０
５，Ｎ+ 型ドレイン拡散領域１０６，およびビット線１
０９の記載は省いてある。
り、全面に膜厚０．１μｍの第２の非晶質シリコン膜１
１４が形成される〔図１（ｂ），図２（ｂ）〕。なお、
図１（ｂ），（ｃ），（ｄ）においては、理解を容易に
するため、ワード線１０４，Ｎ+ 型ソース拡散領域１０
５，Ｎ+ 型ドレイン拡散領域１０６，およびビット線１
０９の記載は省いてある。
【００１８】次に、塩素系のガスを用いた異方性エッチ
ングにより、第２の非晶質シリコン膜１１４がエッチバ
ックされ、上記非晶質シリコン膜パターン１１３ａの側
面に第２の非晶質シリコン膜１１４からなる非晶質シリ
コン膜スペーサ１１４ａが残留形成される。この非晶質
シリコン膜スペーサ１１４ａの膜厚は０．１μｍである
〔図１（ｃ），図２（ｃ）〕。
ングにより、第２の非晶質シリコン膜１１４がエッチバ
ックされ、上記非晶質シリコン膜パターン１１３ａの側
面に第２の非晶質シリコン膜１１４からなる非晶質シリ
コン膜スペーサ１１４ａが残留形成される。この非晶質
シリコン膜スペーサ１１４ａの膜厚は０．１μｍである
〔図１（ｃ），図２（ｃ）〕。
【００１９】次に、上記非晶質シリコン膜パターン１１
３ａ並びに上記非晶質シリコン膜スペーサ１１４ａの露
出面が、稀弗酸により清浄化処理される。続いて、従来
の方法と同様に、１０-6Ｔｏｒｒの高真空で６００℃，
１分間の短時間加熱が行なわれると、上記非晶質シリコ
ン膜パターン１１３ａ並びに上記非晶質シリコン膜スペ
ーサ１１４ａの露出面に、直径約５０ｎｍのシリコン結
晶粒１１５が成長させられる。このシリコン結晶粒１１
５と上記非晶質シリコン膜パターン１１３ａと上記非晶
質シリコン膜スペーサ１１４ａとにより、ストレージノ
ード電極１１６ａが構成される。このストレージノード
電極１１６ａは、シリコン結晶粒１１５を構成要素とし
て有することにより、多数の凹凸を有する表面を有する
ことになる〔図１（ｄ），図２（ｄ）〕。
３ａ並びに上記非晶質シリコン膜スペーサ１１４ａの露
出面が、稀弗酸により清浄化処理される。続いて、従来
の方法と同様に、１０-6Ｔｏｒｒの高真空で６００℃，
１分間の短時間加熱が行なわれると、上記非晶質シリコ
ン膜パターン１１３ａ並びに上記非晶質シリコン膜スペ
ーサ１１４ａの露出面に、直径約５０ｎｍのシリコン結
晶粒１１５が成長させられる。このシリコン結晶粒１１
５と上記非晶質シリコン膜パターン１１３ａと上記非晶
質シリコン膜スペーサ１１４ａとにより、ストレージノ
ード電極１１６ａが構成される。このストレージノード
電極１１６ａは、シリコン結晶粒１１５を構成要素とし
て有することにより、多数の凹凸を有する表面を有する
ことになる〔図１（ｄ），図２（ｄ）〕。
【００２０】なお、隣接する２つの非晶質シリコン膜パ
ターン１１３ａの間隔（０．４μｍ）とシリコン結晶粒
１１５の直径とを考慮すると、上記第２の非晶質シリコ
ン膜１１４の膜厚は０．１５μｍより薄いことが好まし
い。このことから、最小加工寸法がＦμｍならば、第２
の非晶質シリコン膜の膜厚は（（Ｆ／２）＋０．０５）
μｍより薄いことが好ましい。
ターン１１３ａの間隔（０．４μｍ）とシリコン結晶粒
１１５の直径とを考慮すると、上記第２の非晶質シリコ
ン膜１１４の膜厚は０．１５μｍより薄いことが好まし
い。このことから、最小加工寸法がＦμｍならば、第２
の非晶質シリコン膜の膜厚は（（Ｆ／２）＋０．０５）
μｍより薄いことが好ましい。
【００２１】また、上記シリコン結晶粒１１５の成長方
法において、６００℃，１０-6Ｔｏｒｒの高真空に、微
量のシランガス，あるいはシシランガスを含ませると、
シリコン結晶粒が成長し易くなる。
法において、６００℃，１０-6Ｔｏｒｒの高真空に、微
量のシランガス，あるいはシシランガスを含ませると、
シリコン結晶粒が成長し易くなる。
【００２２】続いて、誘電体膜（図示せず），およびセ
ルプレート電極（図示せず）が形成され、本実施例によ
るＤＲＡＭの作成が完了する。
ルプレート電極（図示せず）が形成され、本実施例によ
るＤＲＡＭの作成が完了する。
【００２３】上記第１の実施例によるＤＲＡＭのメモリ
セルの占有面積は、０．８μｍ×１．６μｍ＝１．２８
μｍ2 となる。また、上記非晶質シリコン膜パターン１
１３ａと上記非晶質シリコン膜スペーサ１１４ａとの露
出面の表面積の和は、（２×（（０．４＋０．２）＋
（１．２＋０．２））×０．４＋（０．４＋０．２）×
（１．２＋０．２））μｍ2 ＝２．４４μｍ2 となる。
上記ストレージノード電極１１６ａの露出面の表面積
は、上記シリコン結晶粒１１５の存在のため、約４．８
８μｍ2 となり、従来の方法によるストレージノード電
極の露出面の表面積に比べて約１．４倍になる。すなわ
ち、本実施例は、メモリセルの占有面積と最小加工寸法
とからの制約のもとに、他の微細加工に障害を及ぼすこ
となく、ストレージノード電極の露出面の表面積を増大
させることができる。
セルの占有面積は、０．８μｍ×１．６μｍ＝１．２８
μｍ2 となる。また、上記非晶質シリコン膜パターン１
１３ａと上記非晶質シリコン膜スペーサ１１４ａとの露
出面の表面積の和は、（２×（（０．４＋０．２）＋
（１．２＋０．２））×０．４＋（０．４＋０．２）×
（１．２＋０．２））μｍ2 ＝２．４４μｍ2 となる。
上記ストレージノード電極１１６ａの露出面の表面積
は、上記シリコン結晶粒１１５の存在のため、約４．８
８μｍ2 となり、従来の方法によるストレージノード電
極の露出面の表面積に比べて約１．４倍になる。すなわ
ち、本実施例は、メモリセルの占有面積と最小加工寸法
とからの制約のもとに、他の微細加工に障害を及ぼすこ
となく、ストレージノード電極の露出面の表面積を増大
させることができる。
【００２４】半導体装置の製造工程の模式的断面図であ
る図３とを参照すると、本発明の第２の実施例は、０．
４μｍの最小加工寸法の技術が用いられており、以下の
とうりになる。
る図３とを参照すると、本発明の第２の実施例は、０．
４μｍの最小加工寸法の技術が用いられており、以下の
とうりになる。
【００２５】まず、上記第１の実施例と同様の方法によ
り、通常のＣＶＤ法により全面に膜厚０．４μｍの非晶
質シリコン膜（図示せず）までが形成される。次に、Ｃ
ＶＤ法により全面に膜厚１０ｎｍのシリコン酸化膜１１
７が形成される。次に、シリコン酸化膜１１７とこの非
晶質シリコン膜とが公知のフォトリスグラフィ技術によ
りパターニングされ、上記ノードコンタクト孔１１２を
介してぞれぞれの上記Ｎ+ 型ソース拡散領域１０５に接
続される複数の非晶質シリコン膜パターン１１３ｂが形
成される。非結晶シリコン膜パターン１１３ｂの上面
は、シリコン酸化膜１１７により覆われている〔図３
（ａ）〕。
り、通常のＣＶＤ法により全面に膜厚０．４μｍの非晶
質シリコン膜（図示せず）までが形成される。次に、Ｃ
ＶＤ法により全面に膜厚１０ｎｍのシリコン酸化膜１１
７が形成される。次に、シリコン酸化膜１１７とこの非
晶質シリコン膜とが公知のフォトリスグラフィ技術によ
りパターニングされ、上記ノードコンタクト孔１１２を
介してぞれぞれの上記Ｎ+ 型ソース拡散領域１０５に接
続される複数の非晶質シリコン膜パターン１１３ｂが形
成される。非結晶シリコン膜パターン１１３ｂの上面
は、シリコン酸化膜１１７により覆われている〔図３
（ａ）〕。
【００２６】次に、上記第１の実施例と同様に、全面に
膜厚０．１μｍの第２の非晶質シリコン膜１１４が形成
される〔図３（ｂ）〕。
膜厚０．１μｍの第２の非晶質シリコン膜１１４が形成
される〔図３（ｂ）〕。
【００２７】次に、上記第１の実施例と同様に、塩素系
のガスを用いた異方性エッチングにより、第２の非晶質
シリコン膜１１４がエッチバックされ、上記シリコン酸
化膜１１７並びに上記非晶質シリコン膜パターン１１３
ｂの側面に第２の非晶質シリコン膜１１４からなる非晶
質シリコン膜スペーサ１１４ｂが残留形成される。この
非晶質シリコン膜スペーサ１１４ｂの膜厚は０．１μｍ
である〔図３（ｃ）〕。
のガスを用いた異方性エッチングにより、第２の非晶質
シリコン膜１１４がエッチバックされ、上記シリコン酸
化膜１１７並びに上記非晶質シリコン膜パターン１１３
ｂの側面に第２の非晶質シリコン膜１１４からなる非晶
質シリコン膜スペーサ１１４ｂが残留形成される。この
非晶質シリコン膜スペーサ１１４ｂの膜厚は０．１μｍ
である〔図３（ｃ）〕。
【００２８】次に、稀弗酸による処理が施されることに
より、シリコン酸化膜１１７が除去され、さらに、上記
非晶質シリコン膜パターン１１３ａ並びに上記非晶質シ
リコン膜スペーサ１１４ａの露出面が清浄化される。次
に、上記第１の実施例と同様に、１０-6Ｔｏｒｒの高真
空で６００℃，１分間の短時間加熱が行なわれると、上
記非晶質シリコン膜パターン１１３ｂ並びに上記非晶質
シリコン膜スペーサ１１４ｂの露出面に、直径約５０ｎ
ｍのシリコン結晶粒１１５が成長させられる。このシリ
コン結晶粒１１５と上記非晶質シリコン膜パターン１１
３ｂと上記非晶質シリコン膜スペーサ１１４ｂとによ
り、ストレージノード電極１１６ｂが構成される〔図３
（ｄ）〕。ストレージノード電極１１６ｂの露出面の表
面積は、上記第１の実施例のストレージノード電極１１
６ａの露出面の表面積と同じである。続いて、誘電体膜
（図示せず），およびセルプレート電極（図示せず）が
形成され、本実施例によるＤＲＡＭの作成が完了する。
より、シリコン酸化膜１１７が除去され、さらに、上記
非晶質シリコン膜パターン１１３ａ並びに上記非晶質シ
リコン膜スペーサ１１４ａの露出面が清浄化される。次
に、上記第１の実施例と同様に、１０-6Ｔｏｒｒの高真
空で６００℃，１分間の短時間加熱が行なわれると、上
記非晶質シリコン膜パターン１１３ｂ並びに上記非晶質
シリコン膜スペーサ１１４ｂの露出面に、直径約５０ｎ
ｍのシリコン結晶粒１１５が成長させられる。このシリ
コン結晶粒１１５と上記非晶質シリコン膜パターン１１
３ｂと上記非晶質シリコン膜スペーサ１１４ｂとによ
り、ストレージノード電極１１６ｂが構成される〔図３
（ｄ）〕。ストレージノード電極１１６ｂの露出面の表
面積は、上記第１の実施例のストレージノード電極１１
６ａの露出面の表面積と同じである。続いて、誘電体膜
（図示せず），およびセルプレート電極（図示せず）が
形成され、本実施例によるＤＲＡＭの作成が完了する。
【００２９】上記第２の実施例は、上記第１の実施例の
有する効果を有している、さらに本実施例は、製造工程
の途中にシリコン酸化膜１１７が設けられているため、
第２の非晶質シリコン膜をエッチバックして非晶質シリ
コン膜スペーサを形成する際に、エッチバックの時間設
定に余裕ができるという効果を有している。
有する効果を有している、さらに本実施例は、製造工程
の途中にシリコン酸化膜１１７が設けられているため、
第２の非晶質シリコン膜をエッチバックして非晶質シリ
コン膜スペーサを形成する際に、エッチバックの時間設
定に余裕ができるという効果を有している。
【００３０】
【発明の効果】以上説明したように本発明により得られ
るストレーヂノード電極は、メモリセルの占有面積と最
小加工寸法とからの制約のもとに第１の非晶質シリコン
膜から形成された非晶質シリコン膜パターンと、非晶質
シリコン膜パターンの側面に形成された第２の非晶質シ
リコン膜からなる非晶質シリコン膜スペーサと、非晶質
シリコン膜パターン並びに非晶質シリコン膜スペーサの
露出面に成長させられたシリコン結晶粒とから構成され
る。このため、メモリセルの占有面積と最小加工寸法と
からの制約のもとに、他の微細加工に障害を及ぼすこと
なく、ストレージノード電極の露出面の表面積を増大さ
せることができる。
るストレーヂノード電極は、メモリセルの占有面積と最
小加工寸法とからの制約のもとに第１の非晶質シリコン
膜から形成された非晶質シリコン膜パターンと、非晶質
シリコン膜パターンの側面に形成された第２の非晶質シ
リコン膜からなる非晶質シリコン膜スペーサと、非晶質
シリコン膜パターン並びに非晶質シリコン膜スペーサの
露出面に成長させられたシリコン結晶粒とから構成され
る。このため、メモリセルの占有面積と最小加工寸法と
からの制約のもとに、他の微細加工に障害を及ぼすこと
なく、ストレージノード電極の露出面の表面積を増大さ
せることができる。
【図１】本発明の第１の実施例の製造工程の平面模式図
である。
である。
【図２】上記第１の実施例の製造工程の模式的断面図で
あり、図１のＸＸ線での模式的断面図である。
あり、図１のＸＸ線での模式的断面図である。
【図３】本発明の第２の実施例の製造工程の模式的断面
図である。
図である。
【図４】従来の半導体装置の製造工程の平面模式図であ
る。
る。
【図５】上記半導体装置の製造工程の模式的断面図であ
り、図４のＹＹ線での模式的断面図である。
り、図４のＹＹ線での模式的断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，２０４ ワード線 １０５，２０５ Ｎ+ 型ソース拡散領域 １０６，２０６ Ｎ+ 型ドレイン拡散領域 １０７，２０７ 第１層間絶縁膜 １０８，２０８ ビットコンタクト孔 １０９，２０９ ビット線 １１０，２１０ 第２層間絶縁膜 １１１，２１１ 絶縁膜スペーサ １１２，２１２ ノードコンタクト孔 １１３ａ，１１３ｂ，２１３ 非晶質シリコン膜パタ
ーン １１４ 第２の非晶質シリコン膜 １１４ａ，１１４ｂ 非晶質シリコン膜スペーサ １１５，２１５ シリコン結晶粒 １１６ａ，１１６ｂ，２１６ ストレージノード電極 １１７ シリコン酸化膜
ーン １１４ 第２の非晶質シリコン膜 １１４ａ，１１４ｂ 非晶質シリコン膜スペーサ １１５，２１５ シリコン結晶粒 １１６ａ，１１６ｂ，２１６ ストレージノード電極 １１７ シリコン酸化膜
Claims (3)
- 【請求項１】 Ｐ型シリコン基板表面に、それぞれがゲ
ート酸化膜とＮ型のソース，ドレイン拡散領域とワード
線となるゲート電極とからなる複数個のＭＯＳトランジ
スタを、規則的に配列して形成する工程と、 全面に第１の層間絶縁膜を形成し、それぞれの前記ドレ
イン拡散領域に達するビットコンタクト孔を形成し、ビ
ット線を形成する工程と、 全面に第２の層間絶縁膜を形成し、それぞれの前記ソー
ス拡散領域に達するノードコンタクト孔を形成する工程
と、 全面に第１の非晶質シリコン膜を形成する工程と、 フォトリソグラフィ技術により前記第１の非晶質シリコ
ン膜をエッチングし、それぞれの前記ノードコンタクト
孔を介してそれぞれの前記ソース拡散領域に接続する複
数の非晶質シリコン膜パターンを形成する工程と、 全面に第２の非晶質シリコン膜を形成する工程と、 前記第２の非晶質シリコン膜をエッチバックして、前記
非晶質シリコン膜パターンの側面に前記第２の非晶質シ
リコン膜からなる非晶質シリコン膜スペーサを形成する
工程と、 減圧した雰囲気中で高温アニールを行ない、前記非晶質
シリコン膜パターン，並びに前記非晶質シリコン膜スペ
ーサの露出表面にシリコン結晶粒を成長させる工程と、 誘電体膜を形成し、セルプレート電極を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 全面に前記第１の非晶質シリコン膜を形
成し、全面にシリコン酸化膜を形成する工程と、 フォトリソグラフィ技術により前記シリコン酸化膜，お
よび前記第１の非晶質シリコン膜を順次エッチングし、
それぞれの前記ノードコンタクト孔を介してそれぞれの
前記ソース拡散領域に接続する複数の非晶質シリコン膜
パターンを形成する工程と、 前記第２の非晶質シリコン膜をエッチバックして、前記
非晶質シリコン膜パターンの側面に前記第２の非晶質シ
リコン膜からなる非晶質シリコン膜スペーサを形成し、
前記シリコン酸化膜を除去する工程と、を有することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記非晶質シリコン膜パターンの最小幅
と前記非晶質シリコン膜パターンの間の最小間隔とが最
小加工寸法と等しく形成されることと、 前記ノードコンタクト孔の開口径が前記最小加工寸法よ
り小さく形成されることとを併せて特徴とする請求項
１，あるいは請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314476A JPH06163850A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314476A JPH06163850A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163850A true JPH06163850A (ja) | 1994-06-10 |
Family
ID=18053785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314476A Pending JPH06163850A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306646A (ja) * | 1995-03-06 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| KR100234383B1 (ko) * | 1996-07-23 | 1999-12-15 | 윤종용 | 반도체 메모리 장치의 커패시터 제조방법 |
| US6329236B1 (en) | 1999-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating resistive load static random access memory device |
-
1992
- 1992-11-25 JP JP4314476A patent/JPH06163850A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306646A (ja) * | 1995-03-06 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
| US5989969A (en) * | 1995-03-06 | 1999-11-23 | Nec Corporation | Method of producing silicon layer having surface controlled to be uneven |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| KR100234383B1 (ko) * | 1996-07-23 | 1999-12-15 | 윤종용 | 반도체 메모리 장치의 커패시터 제조방법 |
| US6329236B1 (en) | 1999-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating resistive load static random access memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |