JPS63127497A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS63127497A JPS63127497A JP61271138A JP27113886A JPS63127497A JP S63127497 A JPS63127497 A JP S63127497A JP 61271138 A JP61271138 A JP 61271138A JP 27113886 A JP27113886 A JP 27113886A JP S63127497 A JPS63127497 A JP S63127497A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- stage
- channel mos
- output
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 210000000352 storage cell Anatomy 0.000 claims description 10
- 210000004027 cell Anatomy 0.000 claims description 5
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシフトレジスタに関し、特にレーシングを起こ
すことなく安定したシフｌ−動作をさせることができ、
かつ素子数の少ないシフ）・レジスタに関する。
すことなく安定したシフｌ−動作をさせることができ、
かつ素子数の少ないシフ）・レジスタに関する。
従来のスタティックシフトレジスタはＤタイプフリップ
フロップ等の素子数の多いものを記憶素子として使用し
ていた。
フロップ等の素子数の多いものを記憶素子として使用し
ていた。
上述した従来のシフトレジスタは、ディジタル情報を格
納する記憶素子として、Ｄタイプフリップフロップ（以
下Ｄ −Ｆ／Ｆ ）が使用されていることが多いが、こ
のＤ−Ｆ／Ｆそのものが素子数が多く、さらにセット、
リセット機能をもたせようとすると素子数が増大し、特
に集積回路上に構成する場合に面積が大きくなってしま
うという欠点があった。
納する記憶素子として、Ｄタイプフリップフロップ（以
下Ｄ −Ｆ／Ｆ ）が使用されていることが多いが、こ
のＤ−Ｆ／Ｆそのものが素子数が多く、さらにセット、
リセット機能をもたせようとすると素子数が増大し、特
に集積回路上に構成する場合に面積が大きくなってしま
うという欠点があった。
本発明の目的は、簡単な構成により上記欠点を除去し、
安定に動作するシフトレジスタを提供することにある。
安定に動作するシフトレジスタを提供することにある。
本発明のシフトレジストの構成は、１ビット分の情報を
格納する第Ｎ段の記憶セルは、第１のイバータの入力と
第２のインバータの出力間および前記第１のインバータ
の出力と前記第２のインバータの入力間が第１の制御線
を共通に接続したゲート入力ともつ第１および第２の単
チャンネルＭＯＳトランジスタを介してそれぞれ接続さ
れ、前記第Ｎ段と第Ｎ＋１段の記憶セル間は前記第Ｎ段
の第２のインバータの入力と前記第Ｎ＋１段に配置され
る記憶セルにおける第１のインバータの出力間および前
記Ｎ段の第２のインバータの出力と前記Ｎ＋１段に配置
される記憶セルにおける第１のインバータの入力間が第
２の制御線を共通に接続したゲート入力をもつ第３およ
び第４の単チャンネルＭＯＳトランジスタを介して接続
され、前記第２および第４の単チャンネルＭＯ３トラン
ジスタは前記第１および第３の単チャンネルＭｏＳトラ
ンジスタよりもオン抵抗が小さくかつ前記第３および第
４の単チャンネルＭ ＯＳ ）ランジスタ、前記Ｎ段の
記憶セルの第２のインバータ、前記第Ｎ＋１段における
記憶セルの第１のインバータにより、シフト時に一時的
に記憶セルと同じ構成になることを特徴とする。
格納する第Ｎ段の記憶セルは、第１のイバータの入力と
第２のインバータの出力間および前記第１のインバータ
の出力と前記第２のインバータの入力間が第１の制御線
を共通に接続したゲート入力ともつ第１および第２の単
チャンネルＭＯＳトランジスタを介してそれぞれ接続さ
れ、前記第Ｎ段と第Ｎ＋１段の記憶セル間は前記第Ｎ段
の第２のインバータの入力と前記第Ｎ＋１段に配置され
る記憶セルにおける第１のインバータの出力間および前
記Ｎ段の第２のインバータの出力と前記Ｎ＋１段に配置
される記憶セルにおける第１のインバータの入力間が第
２の制御線を共通に接続したゲート入力をもつ第３およ
び第４の単チャンネルＭＯＳトランジスタを介して接続
され、前記第２および第４の単チャンネルＭＯ３トラン
ジスタは前記第１および第３の単チャンネルＭｏＳトラ
ンジスタよりもオン抵抗が小さくかつ前記第３および第
４の単チャンネルＭ ＯＳ ）ランジスタ、前記Ｎ段の
記憶セルの第２のインバータ、前記第Ｎ＋１段における
記憶セルの第１のインバータにより、シフト時に一時的
に記憶セルと同じ構成になることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の双方向シフ）へレジスタの
部分回路図、第２図（ａ＞、（ｂ）は第１図のシフト動
作時のタイミングチャートである。
部分回路図、第２図（ａ＞、（ｂ）は第１図のシフト動
作時のタイミングチャートである。
第１図において１〜４は記憶素子を構成するＣＭＯＳイ
ンバータ、５〜７．５′〜７′はＮチャネルエンハンス
メントＭＯ３）ランジスタ（以下Ｎチャネルトランジス
タと略す。ただし、５〜７は５′〜７′よりオン抵抗が
小さいＮチャネルトランジスタである。）、８はＡＮＤ
ゲート、９はＮ Ａ Ｎ Ｄゲート、１０はインバータ
、１１はシフ１〜制御端子、１２〜１３はクロック入力
端子、１４．１５はそれぞれ第Ｎ段目、第Ｎ＋１段目の
記憶素子である。
ンバータ、５〜７．５′〜７′はＮチャネルエンハンス
メントＭＯ３）ランジスタ（以下Ｎチャネルトランジス
タと略す。ただし、５〜７は５′〜７′よりオン抵抗が
小さいＮチャネルトランジスタである。）、８はＡＮＤ
ゲート、９はＮ Ａ Ｎ Ｄゲート、１０はインバータ
、１１はシフ１〜制御端子、１２〜１３はクロック入力
端子、１４．１５はそれぞれ第Ｎ段目、第Ｎ＋１段目の
記憶素子である。
シフト動作させる時には、端子１１にハイレベル電圧を
加え、端子１２．１３には第２図（ａ＞に示ずクロック
パルスのφｌ、φ２をそれぞれ与えておく。これにより
ゲーＩ〜８．９には、それぞれ第２図（ｂ）に示すよう
にクロックパルスφ１、Ｃ７５２が出力される。
加え、端子１２．１３には第２図（ａ＞に示ずクロック
パルスのφｌ、φ２をそれぞれ与えておく。これにより
ゲーＩ〜８．９には、それぞれ第２図（ｂ）に示すよう
にクロックパルスφ１、Ｃ７５２が出力される。
第２図（ｂ）において区間■ではＮチャネルトランジス
タ５〜７および５′〜７′がすべてオフするため、Ｎ段
およびＮ＋１段目の記憶素子１１１および１５に貯えら
れているデータはＣＭ ＯＳインバータ１〜４のゲート
容量に一時的に保存されたままの状態になる。区間口で
はＮチャネルトランジスタ６と６′のみがオンするため
、ＣＭ ＯＳインバータ２．３は電気的に接続されるが
、Ｎチャネル１〜ランジスタロのオン抵抗が６′のもの
より小さいため、ＣＭＯＳインバータ２のゲーｌ〜容量
に貯えられていたデータの方が先にＣＭＯＳインバータ
３に伝わり、そのデータが再びＣＭＯＳインバータ２に
フィードバックされるため、ＣＭＯＳインバータ２のも
つデータを確実にＣＭ ＯＳインバータ３に転送するこ
とができる。
タ５〜７および５′〜７′がすべてオフするため、Ｎ段
およびＮ＋１段目の記憶素子１１１および１５に貯えら
れているデータはＣＭ ＯＳインバータ１〜４のゲート
容量に一時的に保存されたままの状態になる。区間口で
はＮチャネルトランジスタ６と６′のみがオンするため
、ＣＭ ＯＳインバータ２．３は電気的に接続されるが
、Ｎチャネル１〜ランジスタロのオン抵抗が６′のもの
より小さいため、ＣＭＯＳインバータ２のゲーｌ〜容量
に貯えられていたデータの方が先にＣＭＯＳインバータ
３に伝わり、そのデータが再びＣＭＯＳインバータ２に
フィードバックされるため、ＣＭＯＳインバータ２のも
つデータを確実にＣＭ ＯＳインバータ３に転送するこ
とができる。
区間■では区間■と同様にすべてのＮチャネル１〜ラン
ジスタ５〜７および５′〜７′がオフされるので、第Ｎ
段目のデータはＣＭＯＳインバータ３のゲート容量に保
存されたままになっている。
ジスタ５〜７および５′〜７′がオフされるので、第Ｎ
段目のデータはＣＭＯＳインバータ３のゲート容量に保
存されたままになっている。
区間ＶではＮチャネルトランジスタ５．５′。
７．７′がオンするのでＣＭＯＳインバータ１゜２およ
び３，４が電気的に接続されるが第Ｎ＋ｌ段目の記憶素
子１５に着目してみると、７のオン抵抗が７′のものよ
り小さいため、ＣＭＯＳインバータ３で保存されていた
データの方が先にＣＭＯＳインバータ４に伝わり、再び
ＣＭＯＳインバータ３にフィードバックされるのでＣＭ
ＯＳインバータ３の持つデータを確実に転送することが
でき、結果的には、第Ｎ段目の記憶素子１４に格納され
ていたデータが第Ｎ＋１段目の記憶素子１５にシフトさ
れたことになる。
び３，４が電気的に接続されるが第Ｎ＋ｌ段目の記憶素
子１５に着目してみると、７のオン抵抗が７′のものよ
り小さいため、ＣＭＯＳインバータ３で保存されていた
データの方が先にＣＭＯＳインバータ４に伝わり、再び
ＣＭＯＳインバータ３にフィードバックされるのでＣＭ
ＯＳインバータ３の持つデータを確実に転送することが
でき、結果的には、第Ｎ段目の記憶素子１４に格納され
ていたデータが第Ｎ＋１段目の記憶素子１５にシフトさ
れたことになる。
端子１１にロウレベル電圧を加えると、ゲート８の出力
はロウレベルに、またゲート９の出力はハイレベルにな
るため、Ｎチャネルトランジスタ５．７はオンしたまま
になるためシフト動作は行なわず、それぞれの記憶素子
はデータを保持した状態を安定に保っている。
はロウレベルに、またゲート９の出力はハイレベルにな
るため、Ｎチャネルトランジスタ５．７はオンしたまま
になるためシフト動作は行なわず、それぞれの記憶素子
はデータを保持した状態を安定に保っている。
以上説明したように本発明は２つのインバータを羊チャ
ンネルＭＯ３）ランジスタを介して接続されて記憶素子
を構成し、さらに記憶素子間を別の単チャ〉・ネルＭＯ
３トランジスタを介して接続させることにより、レーシ
ングのない安定したシフト動作を行なわすことができ、
かつ素子数の少ないシフトレジスタを構成することがで
きる。
ンネルＭＯ３）ランジスタを介して接続されて記憶素子
を構成し、さらに記憶素子間を別の単チャ〉・ネルＭＯ
３トランジスタを介して接続させることにより、レーシ
ングのない安定したシフト動作を行なわすことができ、
かつ素子数の少ないシフトレジスタを構成することがで
きる。
またセラｌ−、リセッｌ−機能の追加にも若干の１〜ラ
ンジスタの追加により実現できる。
ンジスタの追加により実現できる。
第１図は本発明の一実施例の双方向シフトレジスタの部
分回路図、第２Ｑ？ｌ （ａ）、（ｂ）は第１図のシフ
ト動作時のタイミングチャートである。 １〜４・・・ＣＭＯＳインバータ、５〜７，５′〜７′
・・・ＮチャネルエンハンスメントＭｏＳトランジスタ
、８・・・ＡＮＤゲート、９・・・ＮＡＮＤゲート、１
０・・・インバータ、１１・・・シフ１〜制御端子、１
２〜１３・・・クロック入力端子、１４・・・第Ｎ段目
の記憶素子、１５・・・第Ｎ＋１段目の記憶素子。 へ ＜ａ）
分回路図、第２Ｑ？ｌ （ａ）、（ｂ）は第１図のシフ
ト動作時のタイミングチャートである。 １〜４・・・ＣＭＯＳインバータ、５〜７，５′〜７′
・・・ＮチャネルエンハンスメントＭｏＳトランジスタ
、８・・・ＡＮＤゲート、９・・・ＮＡＮＤゲート、１
０・・・インバータ、１１・・・シフ１〜制御端子、１
２〜１３・・・クロック入力端子、１４・・・第Ｎ段目
の記憶素子、１５・・・第Ｎ＋１段目の記憶素子。 へ ＜ａ）
Claims (1)
- １ビット分の情報を格納する第Ｎ段の記憶セルは、第
１のイバータの入力と第２のインバータの出力間および
前記第１のインバータの出力と前記第２のインバータの
入力間が第１の制御線を共通に接続したゲート入力をも
つ第１および第２の単チャンネルＭＯＳトランジスタを
介してそれぞれ接続され、前記第Ｎ段と第Ｎ＋１段の記
憶セル間は前記第Ｎ段の第２のインバータの入力と前記
第Ｎ＋１段に配置される記憶セルにおける第１のインバ
ータの出力間および前記Ｎ段の第２のインバータの出力
と前記Ｎ＋１段に配置される記憶セルにおける第１のイ
ンバータの入力間が第２の制御線を共通に接続したゲー
ト入力をもつ第３および第４の単チャンネルＭＯＳトラ
ンジスタを介して接続され、前記第２および第４の単チ
ャンネルＭＯＳトランジスタは前記第１および第３の単
チャンネルＭＯＳトランジスタよりもオン抵抗が小さく
、かつ、前記第３および第４の単チャンネルＭＯＳトラ
ンジスタ、前記Ｎ段の記憶セルの第２のインバータ、前
記第Ｎ＋１段における記憶セルの第１のインバータによ
り、シフト時に一時的に記憶セルと同じ構成になること
を特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271138A JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127497A true JPS63127497A (ja) | 1988-05-31 |
| JPH061638B2 JPH061638B2 (ja) | 1994-01-05 |
Family
ID=17495845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271138A Expired - Lifetime JPH061638B2 (ja) | 1986-11-14 | 1986-11-14 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061638B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683348A1 (fr) * | 1991-11-06 | 1993-05-07 | France Etat Armement | Reseau bidimensionnel periodique de memorisation et de traitement booleen d'images. |
| FR2777138A1 (fr) * | 1998-04-06 | 1999-10-08 | France Etat | Procede et dispositif de traitement d'informations binaires |
-
1986
- 1986-11-14 JP JP61271138A patent/JPH061638B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683348A1 (fr) * | 1991-11-06 | 1993-05-07 | France Etat Armement | Reseau bidimensionnel periodique de memorisation et de traitement booleen d'images. |
| FR2777138A1 (fr) * | 1998-04-06 | 1999-10-08 | France Etat | Procede et dispositif de traitement d'informations binaires |
| EP0949761A1 (fr) * | 1998-04-06 | 1999-10-13 | ETAT FRANCAIS Représenté par le délégué général pour l'armement | Procédé et dispositif de traitement d'informations binaires |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061638B2 (ja) | 1994-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4442508A (en) | Storage cells for use in two conductor data column storage logic arrays | |
| JPS61224520A (ja) | 構成を変更可能な論理要素 | |
| JPS63214017A (ja) | フリツプフロツプ回路用クロツク制御回路 | |
| US4316106A (en) | Dynamic ratioless circuitry for random logic applications | |
| JPH02226589A (ja) | 半導体記憶装置 | |
| US5636161A (en) | Eprom bit-line interface for implementing programming, verification and testing | |
| JPS63127497A (ja) | シフトレジスタ | |
| US4001601A (en) | Two bit partitioning circuit for a dynamic, programmed logic array | |
| US5821794A (en) | Clock distribution architecture and method for high speed CPLDs | |
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| US4438407A (en) | Integrable demodulator for digital signals modulated onto carriers | |
| JPH0683065B2 (ja) | 分周回路 | |
| JPH0227597A (ja) | 双方向シフトレジスタ | |
| JPS60150314A (ja) | Ｄ−フリツプフロツプ回路 | |
| JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
| JPS5931253B2 (ja) | デプレツシヨン型負荷トランジスタを有するｍｉｓｆｅｔ論理回路 | |
| JPH02105396A (ja) | シフトレジスタ | |
| US3706889A (en) | Multiple-phase logic circuits | |
| JPS614979A (ja) | 半導体集積回路装置 | |
| JPS6376198A (ja) | シフト・レジスタ | |
| JPS607697A (ja) | 相補型半導体集積回路 | |
| JP2546894B2 (ja) | クロックド同相回路 | |
| JPH08321187A (ja) | メモリ | |
| JPS63211914A (ja) | マスタスレ−ブ型フリツプフロツプ回路 | |
| JPS6369097A (ja) | シフトレジスタ |