JPH06164341A - プログラマブル位相補正装置 - Google Patents
プログラマブル位相補正装置Info
- Publication number
- JPH06164341A JPH06164341A JP31010492A JP31010492A JPH06164341A JP H06164341 A JPH06164341 A JP H06164341A JP 31010492 A JP31010492 A JP 31010492A JP 31010492 A JP31010492 A JP 31010492A JP H06164341 A JPH06164341 A JP H06164341A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- phase
- selection
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 入力波形の位相をプログラマブルに進めたり
遅らせたりして出力することを目的とする。 【構成】 補正前信号Ａの正相信号と逆相信号を選択す
る選択回路３と、選択回路３により選択された選択回路
出力信号Ｆのパルスの立上がりと立下がりを捕らえてク
ロック信号の１パルス分のパルスを出力するパルス発生
回路４と、パルス発生回路出力信号Ｇのパルスの立上が
りをトリガとしてカウントを開始するカウンタ回路２
と、選択回路出力信号Ｆをカウンタ回路出力信号Ｈのパ
ルスの立上がりに同期してラッチするラッチ回路５によ
り構成されたことを特徴としている。
遅らせたりして出力することを目的とする。 【構成】 補正前信号Ａの正相信号と逆相信号を選択す
る選択回路３と、選択回路３により選択された選択回路
出力信号Ｆのパルスの立上がりと立下がりを捕らえてク
ロック信号の１パルス分のパルスを出力するパルス発生
回路４と、パルス発生回路出力信号Ｇのパルスの立上が
りをトリガとしてカウントを開始するカウンタ回路２
と、選択回路出力信号Ｆをカウンタ回路出力信号Ｈのパ
ルスの立上がりに同期してラッチするラッチ回路５によ
り構成されたことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、波形入力システムにお
けるプログラマブル位相補正装置に関するものである。
けるプログラマブル位相補正装置に関するものである。
【０００２】
【従来の技術】図８は、従来のプログラマブル位相補正
装置の一例の構成を示すブロック図である。図におい
て、１は補正前信号Ａと比較信号Ｂを比較して補正後信
号Ｃを出力するためのＰＬＬ回路（Phase Locked Loop
回路）、２はクロック信号Ｄと補正後信号Ｃより比較信
号Ｂを出力するためのカウンタ回路である。
装置の一例の構成を示すブロック図である。図におい
て、１は補正前信号Ａと比較信号Ｂを比較して補正後信
号Ｃを出力するためのＰＬＬ回路（Phase Locked Loop
回路）、２はクロック信号Ｄと補正後信号Ｃより比較信
号Ｂを出力するためのカウンタ回路である。
【０００３】次に、動作について説明する。ここで、図
９はその動作を示すタイミングチャートである。ＰＬＬ
回路１は補正前信号Ａと比較信号Ｂのパルス立上がりの
時間差を比較して差がなくなるように補正後信号Ｃを位
相調整する回路である。補正後信号Ｃは補正前信号Ａと
同一周波数でデューティ５０％のパルス出力となるよう
に調整される。
９はその動作を示すタイミングチャートである。ＰＬＬ
回路１は補正前信号Ａと比較信号Ｂのパルス立上がりの
時間差を比較して差がなくなるように補正後信号Ｃを位
相調整する回路である。補正後信号Ｃは補正前信号Ａと
同一周波数でデューティ５０％のパルス出力となるよう
に調整される。
【０００４】カウンタ回路２は補正後信号Ｃのパルスの
立上がりをカウンタ設定値に合わせて遅らせたパルスを
発生し、比較信号ＢとしてＰＬＬ回路１へ出力する。こ
こで、カウンタ回路２のカウンタ設定値を“１”とする
と図９に示すタイミングチャートのように補正前信号Ａ
に対して補正後信号Ｃはクロック信号Ｄの１クロック分
進むことで補正前信号Ａと比較信号Ｂのパルス立上がり
の時間差がなくなりＰＬＬ回路１は安定する。このよう
にカウンタ回路２のカウンタ設定値により補正後信号Ｃ
は補正前信号Ａに対して位相を進めることができる。
立上がりをカウンタ設定値に合わせて遅らせたパルスを
発生し、比較信号ＢとしてＰＬＬ回路１へ出力する。こ
こで、カウンタ回路２のカウンタ設定値を“１”とする
と図９に示すタイミングチャートのように補正前信号Ａ
に対して補正後信号Ｃはクロック信号Ｄの１クロック分
進むことで補正前信号Ａと比較信号Ｂのパルス立上がり
の時間差がなくなりＰＬＬ回路１は安定する。このよう
にカウンタ回路２のカウンタ設定値により補正後信号Ｃ
は補正前信号Ａに対して位相を進めることができる。
【０００５】また、カウンタ回路２の動作は、補正後信
号Ｃのパルス立上がり後クロック信号Ｄのパルスが立下
がると、カウンタ設定値をカウンタへロードし次のクロ
ック信号Ｄのパルスの立下がりよりカウントダウンを開
始する。カウンタ値が０になると次のクロック信号Ｄの
パルスの立下がりまで比較信号Ｂを“Ｈ”にする。カウ
ンタ回路２の動作は次の補正後信号Ｃのパルスの立上が
りで同一動作をくり返す。また、カウンタ回路２はプロ
グラマブルにカウンタ値を設定できるように構成されて
いる。
号Ｃのパルス立上がり後クロック信号Ｄのパルスが立下
がると、カウンタ設定値をカウンタへロードし次のクロ
ック信号Ｄのパルスの立下がりよりカウントダウンを開
始する。カウンタ値が０になると次のクロック信号Ｄの
パルスの立下がりまで比較信号Ｂを“Ｈ”にする。カウ
ンタ回路２の動作は次の補正後信号Ｃのパルスの立上が
りで同一動作をくり返す。また、カウンタ回路２はプロ
グラマブルにカウンタ値を設定できるように構成されて
いる。
【０００６】
【発明が解決しようとする課題】従来のプログラマブル
位相補正装置は以上のように構成されているので、アナ
ログ部品で構成されるＰＬＬ回路１を必要としなければ
ならず、アナログ調整が必要で、また、位相を進めるこ
とは出来ても遅らすことができないなどの問題点があっ
た。
位相補正装置は以上のように構成されているので、アナ
ログ部品で構成されるＰＬＬ回路１を必要としなければ
ならず、アナログ調整が必要で、また、位相を進めるこ
とは出来ても遅らすことができないなどの問題点があっ
た。
【０００７】本発明は上記の問題点を解消するためにな
されたもので、全てディジタル部品で構成できるととも
に、位相を遅らせることも進めることもできるプログラ
マブル位相補正装置を得ることを目的とする。
されたもので、全てディジタル部品で構成できるととも
に、位相を遅らせることも進めることもできるプログラ
マブル位相補正装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るプログラマ
ブル位相補正装置は、補正前信号の正相信号と逆相信号
を選択信号の印加により選択して出力する選択回路と、
この選択回路の出力を入力するラッチ回路と、選択回路
の出力のパルスの立上がりを捕えてクロック信号のパル
スの立上りに同期したクロック信号の１パルス分のパル
スを出力するパルス発生回路と、このパルスによりカウ
ントを開始しカウント終了時にラッチ回路を作動させ、
補正後信号を出力させるプログラマブルなカウンタ回路
とを備えたものである。また、パルス発生回路とプログ
ラマブルなカウンタ回路に代えてプログラマブルなディ
レイ回路を用いたものである。
ブル位相補正装置は、補正前信号の正相信号と逆相信号
を選択信号の印加により選択して出力する選択回路と、
この選択回路の出力を入力するラッチ回路と、選択回路
の出力のパルスの立上がりを捕えてクロック信号のパル
スの立上りに同期したクロック信号の１パルス分のパル
スを出力するパルス発生回路と、このパルスによりカウ
ントを開始しカウント終了時にラッチ回路を作動させ、
補正後信号を出力させるプログラマブルなカウンタ回路
とを備えたものである。また、パルス発生回路とプログ
ラマブルなカウンタ回路に代えてプログラマブルなディ
レイ回路を用いたものである。
【０００９】
【作用】本発明においては、選択信号により補正前信号
の正相信号と逆相信号のいずれかを選択し、補正前信号
の正相もしくは逆相をラッチするタイミングをタイマ回
路で遅らせることにより、補正後信号の位相を補正前信
号に対してプログラマブルに遅らせたり進ませたり調整
する。
の正相信号と逆相信号のいずれかを選択し、補正前信号
の正相もしくは逆相をラッチするタイミングをタイマ回
路で遅らせることにより、補正後信号の位相を補正前信
号に対してプログラマブルに遅らせたり進ませたり調整
する。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例の構成を示すブロック図で
ある。図１において、２はカウンタ回路であり、図２に
示す従来例と同一あるいは相当部分であるため詳細な説
明は省略する。３は選択回路で、インバータＩＮＶ１，
２、アンドゲートＡＮＤ１，２およびオアゲートＯＲか
らなり、補正前信号Ａの正相信号をアンドゲートＡＮＤ
１で、逆相信号をアンドゲートＡＮＤ２で選択信号Ｅに
よって選択し、選択された相を選択回路出力信号Ｆとし
て出力する。４はパルス発生回路で、Ｄフリップフロッ
プＦＦ１，ＦＦ２とエクスクルーシフオアＥＸＯＲとで
構成され、選択回路出力信号Ｆのパルスの立上がりと立
下がりをＤフリップフロップＦＦ１，ＦＦ２で捕らえて
クロック信号Ｄのパルスの立上がりに同期して１パルス
分の“Ｈ”パルスをパルス発生回路出力信号Ｇとして出
力する。５はＤフリップフロップからなるラッチ回路
で、前記カウンタ回路２のカウンタ回路出力信号Ｈによ
って選択回路出力信号Ｆをラッチし補正後信号Ｃを出力
する。
る。図１は本発明の一実施例の構成を示すブロック図で
ある。図１において、２はカウンタ回路であり、図２に
示す従来例と同一あるいは相当部分であるため詳細な説
明は省略する。３は選択回路で、インバータＩＮＶ１，
２、アンドゲートＡＮＤ１，２およびオアゲートＯＲか
らなり、補正前信号Ａの正相信号をアンドゲートＡＮＤ
１で、逆相信号をアンドゲートＡＮＤ２で選択信号Ｅに
よって選択し、選択された相を選択回路出力信号Ｆとし
て出力する。４はパルス発生回路で、Ｄフリップフロッ
プＦＦ１，ＦＦ２とエクスクルーシフオアＥＸＯＲとで
構成され、選択回路出力信号Ｆのパルスの立上がりと立
下がりをＤフリップフロップＦＦ１，ＦＦ２で捕らえて
クロック信号Ｄのパルスの立上がりに同期して１パルス
分の“Ｈ”パルスをパルス発生回路出力信号Ｇとして出
力する。５はＤフリップフロップからなるラッチ回路
で、前記カウンタ回路２のカウンタ回路出力信号Ｈによ
って選択回路出力信号Ｆをラッチし補正後信号Ｃを出力
する。
【００１１】次に、動作について説明する。ここで、図
２は位相を遅らせた場合のタイミングチャート、図３は
位相を進ませた場合のタイミングチャートである。ま
ず、位相を遅らせる場合について図２を参照して説明す
る。選択回路３で選択信号Ｅを“Ｈ”にすると補正前信
号Ａの正相を選択し、“Ｌ”にすると補正前信号Ａの逆
相を選択し、選択回路出力信号Ｆを出力する。ここで、
選択信号Ｅを“Ｈ”にするとアンドゲートＡＮＤ１が開
き補正前信号Ａの正相信号をパルス発生回路４へ出力す
る。パルス発生回路４は選択回路出力信号Ｆのパルスの
立上がりと立下がりを捕らえてクロック信号Ｄのパルス
の立上がりに同期して１パルス分の“Ｈ”パルスをパル
ス発生回路出力信号Ｇとして出力する。
２は位相を遅らせた場合のタイミングチャート、図３は
位相を進ませた場合のタイミングチャートである。ま
ず、位相を遅らせる場合について図２を参照して説明す
る。選択回路３で選択信号Ｅを“Ｈ”にすると補正前信
号Ａの正相を選択し、“Ｌ”にすると補正前信号Ａの逆
相を選択し、選択回路出力信号Ｆを出力する。ここで、
選択信号Ｅを“Ｈ”にするとアンドゲートＡＮＤ１が開
き補正前信号Ａの正相信号をパルス発生回路４へ出力す
る。パルス発生回路４は選択回路出力信号Ｆのパルスの
立上がりと立下がりを捕らえてクロック信号Ｄのパルス
の立上がりに同期して１パルス分の“Ｈ”パルスをパル
ス発生回路出力信号Ｇとして出力する。
【００１２】カウンタ回路２はパルス発生回路出力信号
Ｇのパルスの立上がりにより動作を開始し、カウンタ設
定値に応じて“Ｈ”パルスをカウンタ回路出力信号Ｈと
して出力する。“Ｈ”パルスがカウンタ回路出力信号Ｈ
として出力されると選択回路出力信号Ｆがラッチ回路５
でラッチされ、補正後信号Ｃが出力される。この時カウ
ンタ設定時間だけ補正前信号Ａに対し補正後信号Ｃの位
相が遅れる。また、次に位相を進ませる場合を、図３を
参照して説明する。選択信号Ｅを“Ｌ”にすると補正前
信号Ａの逆相信号が選択され、逆相信号をカウンタ回路
２でカウンタ設定時間遅らせることで補正前信号Ａに対
し補正後信号Ｃの位相を進めることができる。
Ｇのパルスの立上がりにより動作を開始し、カウンタ設
定値に応じて“Ｈ”パルスをカウンタ回路出力信号Ｈと
して出力する。“Ｈ”パルスがカウンタ回路出力信号Ｈ
として出力されると選択回路出力信号Ｆがラッチ回路５
でラッチされ、補正後信号Ｃが出力される。この時カウ
ンタ設定時間だけ補正前信号Ａに対し補正後信号Ｃの位
相が遅れる。また、次に位相を進ませる場合を、図３を
参照して説明する。選択信号Ｅを“Ｌ”にすると補正前
信号Ａの逆相信号が選択され、逆相信号をカウンタ回路
２でカウンタ設定時間遅らせることで補正前信号Ａに対
し補正後信号Ｃの位相を進めることができる。
【００１３】さらに、上記実施例では位相をずらすため
にプログラマブルなカウンタ回路２を用いたものを示し
たが、プログラマブルなディレイ回路を用いてもよい。
その例を図４に示す。図４において、３は選択回路であ
り、図１に示したものと同一であるため詳細な説明は省
略する。６はプログラマブルなディレイ回路であり、選
択回路出力信号Ｆを入力し、設定されたディレイ時間に
応じて、補正前信号Ａに対して補正後信号Ｃの位相を遅
らせたり進めたりできる。
にプログラマブルなカウンタ回路２を用いたものを示し
たが、プログラマブルなディレイ回路を用いてもよい。
その例を図４に示す。図４において、３は選択回路であ
り、図１に示したものと同一であるため詳細な説明は省
略する。６はプログラマブルなディレイ回路であり、選
択回路出力信号Ｆを入力し、設定されたディレイ時間に
応じて、補正前信号Ａに対して補正後信号Ｃの位相を遅
らせたり進めたりできる。
【００１４】ディレイ回路６はディレイライン７と選択
回路部８のチップとにより構成され、選択回路部８の入
力端子Ａ1 ，Ａ0 にはディレイライン出力セレクト信号
Ｊ，Ｋが選択的に加えられる。入力端子Ａ1 ，Ａ2 の信
号と出力信号Ｃとの関係は図５に示すとおりである。図
４の実施例の動作は、位相を遅らせた場合は図６、位相
を進めた場合は図７のタイミングチャートに示すように
なる。
回路部８のチップとにより構成され、選択回路部８の入
力端子Ａ1 ，Ａ0 にはディレイライン出力セレクト信号
Ｊ，Ｋが選択的に加えられる。入力端子Ａ1 ，Ａ2 の信
号と出力信号Ｃとの関係は図５に示すとおりである。図
４の実施例の動作は、位相を遅らせた場合は図６、位相
を進めた場合は図７のタイミングチャートに示すように
なる。
【００１５】
【発明の効果】以上のように本発明によれば、補正前信
号の正相信号と逆相信号のいずれかを選択信号の印加に
より選択して出力する選択回路と、この選択回路の出力
を入力するラッチ回路と、選択回路の出力のパルスの立
上がりを捕えて、クロック信号のパルスの立上りに同期
したクロック信号の１パルス分のパルスを出力するパル
ス発生回路と、このパルスによりカウントを開始し、カ
ウント終了時にラッチ回路を作動させ、補正後信号を出
力させるプログラマブルなカウンタ回路とを備えたもの
であり、あるいはパルス発生回路とプログラマブルなカ
ウンタ回路に代えてプログラマブルなディレイ回路を用
いたものであるので、回路を全てディジタル回路で構成
でき、アナログ調整が不要となり、また、進みあるいは
遅れの任意の位相の補正後信号が得られる効果がある。
号の正相信号と逆相信号のいずれかを選択信号の印加に
より選択して出力する選択回路と、この選択回路の出力
を入力するラッチ回路と、選択回路の出力のパルスの立
上がりを捕えて、クロック信号のパルスの立上りに同期
したクロック信号の１パルス分のパルスを出力するパル
ス発生回路と、このパルスによりカウントを開始し、カ
ウント終了時にラッチ回路を作動させ、補正後信号を出
力させるプログラマブルなカウンタ回路とを備えたもの
であり、あるいはパルス発生回路とプログラマブルなカ
ウンタ回路に代えてプログラマブルなディレイ回路を用
いたものであるので、回路を全てディジタル回路で構成
でき、アナログ調整が不要となり、また、進みあるいは
遅れの任意の位相の補正後信号が得られる効果がある。
【図１】本発明の一実施例によるプログラマブル位相補
正装置の構成を示すブロック図である。
正装置の構成を示すブロック図である。
【図２】図１の実施例の動作の位相を遅らす場合を示す
タイミングチャートである。
タイミングチャートである。
【図３】図１の実施例の動作の位相を進める場合を示す
タイミングチャートである。
タイミングチャートである。
【図４】本発明の他の実施例によるプログラマブル位相
補正装置の構成を示すブロック図である。
補正装置の構成を示すブロック図である。
【図５】図４の実施例中の選択回路部の動作を説明する
ための図である。
ための図である。
【図６】図４の実施例の動作の位相を遅らす場合を示す
タイミングチャートである。
タイミングチャートである。
【図７】図４の実施例の動作の位相を進める場合を示す
タイミングチャートである。
タイミングチャートである。
【図８】従来のプログラマブル位相補正装置の構成例を
示すブロック図である。
示すブロック図である。
【図９】図８の動作を示すタイミングチャートである。
１ ＰＬＬ回路 ２ カウンタ回路 ３ 選択回路 ４ パルス発生回路 ５ ラッチ回路 ６ ディレイ回路 Ａ 補正前信号 Ｂ 比較信号 Ｃ 補正後信号 Ｄ クロック信号 Ｅ 選択信号 Ｆ 選択回路出力信号 Ｇ パルス発生回路出力信号 Ｈ カウンタ回路出力信号
Claims (2)
- 【請求項１】 補正前信号の正相信号と逆相信号を選択
信号の印加により選択して出力する選択回路と、この選
択回路の出力を入力するラッチ回路と、前記選択回路の
出力のパルスの立上がりを捕えてクロック信号のパルス
の立上りに同期した前記クロック信号の１パルス分のパ
ルスを出力するパルス発生回路と、このパルスによりカ
ウントを開始しカウント終了時に前記ラッチ回路を作動
させ、補正後信号を出力させるプログラマブルなカウン
タ回路とを備えたことを特徴とするプログラマブル位相
補正装置。 - 【請求項２】 補正前信号の正相信号と逆相信号を選択
信号の印加により選択して出力する選択回路と、この選
択回路の出力を入力し、補正後信号を出力させるプログ
ラマブルなディレイ回路を備えたことを特徴とするプロ
グラマブル位相補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010492A JPH06164341A (ja) | 1992-11-19 | 1992-11-19 | プログラマブル位相補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31010492A JPH06164341A (ja) | 1992-11-19 | 1992-11-19 | プログラマブル位相補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164341A true JPH06164341A (ja) | 1994-06-10 |
Family
ID=18001233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31010492A Pending JPH06164341A (ja) | 1992-11-19 | 1992-11-19 | プログラマブル位相補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010136002A (ja) * | 2008-12-03 | 2010-06-17 | Renesas Electronics Corp | 遅延回路 |
-
1992
- 1992-11-19 JP JP31010492A patent/JPH06164341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010136002A (ja) * | 2008-12-03 | 2010-06-17 | Renesas Electronics Corp | 遅延回路 |
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