JPH06164571A - 同期検出回路 - Google Patents
同期検出回路Info
- Publication number
- JPH06164571A JPH06164571A JP4306696A JP30669692A JPH06164571A JP H06164571 A JPH06164571 A JP H06164571A JP 4306696 A JP4306696 A JP 4306696A JP 30669692 A JP30669692 A JP 30669692A JP H06164571 A JPH06164571 A JP H06164571A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- latch means
- bit
- complementary
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 補符号を利用したデジタル伝送に於いて、ワ
ード同期前のパラレル信号からワード同期位置を検出す
る。 【構成】 ワード同期前の（Ｋ＋１）ビットパラレル信
号Ａをラッチし、シリアルデータ上で連続な（Ｋ＋１＋
Ｌ）ビットを取り出しこれらのうちの（Ｌー１）ビット
離れたビットどうしの補符号関係を調べる（Ｋ＋１）個
の排他的論理和ゲート２と、補符号関係の成立の有無を
記憶する（Ｋ＋１）ビットのラッチ手段４と、このラッ
チ手段４の出力と排他的論理和ゲート２の対応ビット同
士の論理積をとりラッチ手段４の入力とする（Ｋ＋１）
個のＡＮＤゲート３と、ラッチ手段４のすべてのビット
を１にセットするプリセット手段を有し、一定期間ごと
にラッチ手段４のすべてのビットを１にセットすること
により、前記一定期間連続して補符号関係が成立するビ
ット対を検出する。
ード同期前のパラレル信号からワード同期位置を検出す
る。 【構成】 ワード同期前の（Ｋ＋１）ビットパラレル信
号Ａをラッチし、シリアルデータ上で連続な（Ｋ＋１＋
Ｌ）ビットを取り出しこれらのうちの（Ｌー１）ビット
離れたビットどうしの補符号関係を調べる（Ｋ＋１）個
の排他的論理和ゲート２と、補符号関係の成立の有無を
記憶する（Ｋ＋１）ビットのラッチ手段４と、このラッ
チ手段４の出力と排他的論理和ゲート２の対応ビット同
士の論理積をとりラッチ手段４の入力とする（Ｋ＋１）
個のＡＮＤゲート３と、ラッチ手段４のすべてのビット
を１にセットするプリセット手段を有し、一定期間ごと
にラッチ手段４のすべてのビットを１にセットすること
により、前記一定期間連続して補符号関係が成立するビ
ット対を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号の補符号
による符号変換を用いたシリアル伝送における同期検出
回路に関するものである。
による符号変換を用いたシリアル伝送における同期検出
回路に関するものである。
【０００２】
【従来の技術】シリアルデジタル伝送方式に於いては、
長期間の同符号連続を防止するために種々の方法が用い
られており、その一つとして、元のデータの間にその補
符号を挿入する方法が知られている。この補符号を利用
した伝送方式に於いては、受信側にて補符号を利用して
ワードの同期を確立する必要があるが、そのための方法
としては図４に示すように、シリアルデータＳをシフト
レジスタ１に入力し、その（Ｌ−１）ビット離れたビッ
トの補符号関係を排他的論理和ゲート３で（Ｋ＋１）ク
ロック毎に監視する方法がある。なお、図４において、
２、６、９、１２はゲート回路、４は１／（Ｋ＋１）分
周回路、７は１／Ｍ分周カウンタ、８は１／Ｐ分周カウ
ンタ、１０、１３はフリップフロップ回路、１１はシフ
トレジスタである（特開昭６２−４８１４４号公報参
照）。
長期間の同符号連続を防止するために種々の方法が用い
られており、その一つとして、元のデータの間にその補
符号を挿入する方法が知られている。この補符号を利用
した伝送方式に於いては、受信側にて補符号を利用して
ワードの同期を確立する必要があるが、そのための方法
としては図４に示すように、シリアルデータＳをシフト
レジスタ１に入力し、その（Ｌ−１）ビット離れたビッ
トの補符号関係を排他的論理和ゲート３で（Ｋ＋１）ク
ロック毎に監視する方法がある。なお、図４において、
２、６、９、１２はゲート回路、４は１／（Ｋ＋１）分
周回路、７は１／Ｍ分周カウンタ、８は１／Ｐ分周カウ
ンタ、１０、１３はフリップフロップ回路、１１はシフ
トレジスタである（特開昭６２−４８１４４号公報参
照）。
【０００３】
【発明が解決しようとする課題】しかし、この方法では
同期回路にシリアルデータ及びシリアルクロックを扱う
部分があるため、同期回路のＬＳＩ化を考えた場合、非
常に高速のプロセスを使用することになり、高価でかつ
消費電力が大きなＬＳＩとなってしまう。特に同期保護
部分にて複雑なアルゴリズムを採用しようとすると、こ
の傾向が顕著である。
同期回路にシリアルデータ及びシリアルクロックを扱う
部分があるため、同期回路のＬＳＩ化を考えた場合、非
常に高速のプロセスを使用することになり、高価でかつ
消費電力が大きなＬＳＩとなってしまう。特に同期保護
部分にて複雑なアルゴリズムを採用しようとすると、こ
の傾向が顕著である。
【０００４】
【課題を解決するための手段】このような問題を解決す
るために本発明では、ワード同期前のパラレルデータを
ラッチする第一のラッチ手段と、前記第一のラッチ手段
の出力及び前記パラレルデータのうちシリアルデータ上
で連続な（Ｋ＋１＋Ｌ）ビットを取り出しこれらのうち
の（Ｌ−１）ビット離れたビットどうしの補符号関係を
調べる（Ｋ＋１）個の排他的論理和ゲートと、補符号関
係の成立の有無を記憶する（Ｋ＋１）ビットの第二のラ
ッチ手段と、この第二のラッチ手段の出力と前記排他的
論理和ゲートの対応ビット同士の論理積をとり前記第二
のラッチ手段の入力とする（Ｋ＋１）個のＡＮＤゲート
と、前記第二のラッチ手段のすべてのビットを１にセッ
トするプリセット手段とを有する。
るために本発明では、ワード同期前のパラレルデータを
ラッチする第一のラッチ手段と、前記第一のラッチ手段
の出力及び前記パラレルデータのうちシリアルデータ上
で連続な（Ｋ＋１＋Ｌ）ビットを取り出しこれらのうち
の（Ｌ−１）ビット離れたビットどうしの補符号関係を
調べる（Ｋ＋１）個の排他的論理和ゲートと、補符号関
係の成立の有無を記憶する（Ｋ＋１）ビットの第二のラ
ッチ手段と、この第二のラッチ手段の出力と前記排他的
論理和ゲートの対応ビット同士の論理積をとり前記第二
のラッチ手段の入力とする（Ｋ＋１）個のＡＮＤゲート
と、前記第二のラッチ手段のすべてのビットを１にセッ
トするプリセット手段とを有する。
【０００５】
【作用】上記の手段により、本発明によれば直接高速の
シリアルクロック及びシリアルデータを扱うこと無く、
低速なワード同期前のパラレルデータとパラレルクロッ
クからワード同期を確立することができる。
シリアルクロック及びシリアルデータを扱うこと無く、
低速なワード同期前のパラレルデータとパラレルクロッ
クからワード同期を確立することができる。
【０００６】
【実施例】以下、本発明の一実施例を示す。Ｌ＝１、す
なわち最下位ビットの補符号をその前に挿入して伝送し
た場合の同期検出回路の実施例を図１に示す。この同期
検出回路を使用した同期装置全体の概略ブロック図を図
２に、また、一例としてＫ＝６，Ｌ＝１の場合の同期装
置の各信号内容を図３に示す。
なわち最下位ビットの補符号をその前に挿入して伝送し
た場合の同期検出回路の実施例を図１に示す。この同期
検出回路を使用した同期装置全体の概略ブロック図を図
２に、また、一例としてＫ＝６，Ｌ＝１の場合の同期装
置の各信号内容を図３に示す。
【０００７】シリアル伝送信号ＰはＳ／Ｐ変換回路１０
にてワード同期をとられること無く（Ｋ＋１）ビットの
パラレル信号Ａに変換され，この信号は同期検出回路１
１に入力される。図１において、同期検出回路１１内で
は、このパラレル信号Ａはラッチ手段１にてパラレルデ
ータに同期したパラレルクロックＢのタイミングでラッ
チされ、これによりＣ0〜Ｃk+1の（Ｋ＋２）ビットの信
号が得られる。なお、同期検出回路１はラッチ手段１
ａ、１ｂにより構成される。このＣ0〜Ｃk+1の信号は、
となり同士のビットの補数関係を確認する（Ｋ＋１）個
の排他的論理和ゲート２に入力され、その結果は（Ｋ＋
１）個の論理積ゲート３を介して（Ｋ＋１）個のラッチ
手段４でラッチされる。
にてワード同期をとられること無く（Ｋ＋１）ビットの
パラレル信号Ａに変換され，この信号は同期検出回路１
１に入力される。図１において、同期検出回路１１内で
は、このパラレル信号Ａはラッチ手段１にてパラレルデ
ータに同期したパラレルクロックＢのタイミングでラッ
チされ、これによりＣ0〜Ｃk+1の（Ｋ＋２）ビットの信
号が得られる。なお、同期検出回路１はラッチ手段１
ａ、１ｂにより構成される。このＣ0〜Ｃk+1の信号は、
となり同士のビットの補数関係を確認する（Ｋ＋１）個
の排他的論理和ゲート２に入力され、その結果は（Ｋ＋
１）個の論理積ゲート３を介して（Ｋ＋１）個のラッチ
手段４でラッチされる。
【０００８】タイミング回路５では、パラレルクロック
ＢのＮ周期に１回のタイミング信号Ｆを生成し、このタ
イミング信号Ｆによってラッチ手段４のすべてのビット
はセットされる。その後、このラッチ手段４の出力と補
符号関係を確認する排他的論理和ゲート２の出力との論
理積がパラレルクロックごとにラッチ手段４でラッチさ
れるので、次のタイミング信号Ｆのタイミングの直前で
はパラレルクロックＮ周期の間、常に補符号関係が成り
立っていたビット対に対応するラッチ手段４の出力のみ
が１となり、他の出力は０となる。
ＢのＮ周期に１回のタイミング信号Ｆを生成し、このタ
イミング信号Ｆによってラッチ手段４のすべてのビット
はセットされる。その後、このラッチ手段４の出力と補
符号関係を確認する排他的論理和ゲート２の出力との論
理積がパラレルクロックごとにラッチ手段４でラッチさ
れるので、次のタイミング信号Ｆのタイミングの直前で
はパラレルクロックＮ周期の間、常に補符号関係が成り
立っていたビット対に対応するラッチ手段４の出力のみ
が１となり、他の出力は０となる。
【０００９】したがって、このラッチ手段４の出力をタ
イミング信号Ｆの直前のタイミングでラッチするラッチ
手段６の補符号位置検出出力Ｄを用いることにより、パ
ラレルデータ中の補符号位置を知ることができるので、
同期保護回路１２にて補符号位置検出出力Ｄの同期保護
を行ったのち、バレルシフタ１３でワード同期を回復し
ワード同期のとれたパラレルデータＴを得ることができ
る。
イミング信号Ｆの直前のタイミングでラッチするラッチ
手段６の補符号位置検出出力Ｄを用いることにより、パ
ラレルデータ中の補符号位置を知ることができるので、
同期保護回路１２にて補符号位置検出出力Ｄの同期保護
を行ったのち、バレルシフタ１３でワード同期を回復し
ワード同期のとれたパラレルデータＴを得ることができ
る。
【００１０】
【発明の効果】以上のように、本発明によれば直接高速
のシリアルクロック及びシリアルデータを扱うこと無
く、低速なワード同期前のパラレルデータとパラレルク
ロックからワード同期を確立することができる。したが
って、ＬＳＩ化を考えた場合、Ｓ／Ｐ変換部分のみ高速
なプロセスを使用すれば良く、同期検出回路を含めた他
のブロックをすべて低速のプロセスで実現できる。この
ため、安価で低消費電力の同期装置を構成することがで
きる。また、同期回復後のパラレル信号は通常さらに多
重化分離などの別の処理を受けることが多いが、これら
の処理を行うＬＳＩに同期回路部分を含めてしまうこと
も可能となる。
のシリアルクロック及びシリアルデータを扱うこと無
く、低速なワード同期前のパラレルデータとパラレルク
ロックからワード同期を確立することができる。したが
って、ＬＳＩ化を考えた場合、Ｓ／Ｐ変換部分のみ高速
なプロセスを使用すれば良く、同期検出回路を含めた他
のブロックをすべて低速のプロセスで実現できる。この
ため、安価で低消費電力の同期装置を構成することがで
きる。また、同期回復後のパラレル信号は通常さらに多
重化分離などの別の処理を受けることが多いが、これら
の処理を行うＬＳＩに同期回路部分を含めてしまうこと
も可能となる。
【図１】本発明において最下位ビットの補符号をその前
に挿入して伝送した場合の同期検出回路の一実施例を示
す構成図
に挿入して伝送した場合の同期検出回路の一実施例を示
す構成図
【図２】本発明の同期検出回路を用いた同期装置のブロ
ック図
ック図
【図３】図２に示した同期装置の各部信号の説明図
【図４】従来の同期検出回路の一例を示す構成図
１ ラッチ手段 ２ 排他的論理和ゲート ３ 論理積ゲート ４ ラッチ手段 ５ タイミング発生回路 ６ ラッチ手段 １０ Ｓ／Ｐ変換手段 １１ 同期検出回路 １２ 同期保護回路 １３ バレルシフタ
Claims (1)
- 【請求項１】Ｋビット（Ｋは１以上の整数）を１ワード
とし、その第Ｌ番目（Ｌは１以上でＫ以下の整数）の情
報の補符号を挿入してシリアルに変換し伝送する伝送方
式において、 ワード同期前のパラレルデータをラッチする第一のラッ
チ手段と、前記第一のラッチ手段の出力及び前記パラレ
ルデータのうちシリアルデータ上で連続な（Ｋ＋１＋
Ｌ）ビットを取り出しこれらの内の（Ｌ−１）ビット離
れたビットどうしの補符号関係を調べる（Ｋ＋１）個の
排他的論理和ゲートと、補符号関係の成立の有無を記憶
する（Ｋ＋１）ビットの第二のラッチ手段と、この第二
のラッチ手段の出力と前記排他的論理和ゲートの対応ビ
ット同士の論理積をとり前記第二のラッチ手段の入力と
する（Ｋ＋１）個のＡＮＤゲートと、前記第二のラッチ
手段のすべてのビットを１にセットするプリセット手段
と、前記プリセット手段に一定期間毎にプリセットタイ
ミング信号を供給するタイミング回路を有し、前記一定
期間ごとに前記第二のラッチ手段のすべてのビットを１
にセットすることにより、前記一定期間連続して補符号
関係が成立するビット対を検出することを特徴とする同
期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306696A JPH06164571A (ja) | 1992-11-17 | 1992-11-17 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306696A JPH06164571A (ja) | 1992-11-17 | 1992-11-17 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164571A true JPH06164571A (ja) | 1994-06-10 |
Family
ID=17960211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306696A Pending JPH06164571A (ja) | 1992-11-17 | 1992-11-17 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164571A (ja) |
-
1992
- 1992-11-17 JP JP4306696A patent/JPH06164571A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |