JPH0616533B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0616533B2 JPH0616533B2 JP60039248A JP3924885A JPH0616533B2 JP H0616533 B2 JPH0616533 B2 JP H0616533B2 JP 60039248 A JP60039248 A JP 60039248A JP 3924885 A JP3924885 A JP 3924885A JP H0616533 B2 JPH0616533 B2 JP H0616533B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- circuit
- signal output
- blocks
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、チップの機能がプログラマブルな半導体集積
回路に関する。
回路に関する。
近年、半導体集積回路に対する少量多品種の要求に伴
い、次のようなＬＳＩが出現している。
い、次のようなＬＳＩが出現している。
（１）標準セル方式 ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第３図に示す通りである。図において、一つ以上の論理
機能素子により構成された回路ブロック１１，１２，
…，１Ｎは予め専用ＩＣの手法により配線工程を終了し
た状態で基板に作り込まれる。この回路ブロック領域１
に隣接して配線領域が設けられ、ここに互いに交差する
信号入力用配線群３と信号出力用配線群２が配設され
る。各信号入力用配線３はそのままそれぞれ回路ブロッ
クの信号入力端子に接続される。各信号出力用配線２は
Ｔ字路をなす分岐配線によりそれぞれ回路ブロックの信
号出力端子に接続される。そしてこの配線領域の信号出
力用配線群２と信号入力用配線群３の各交差部には、信
号出力用配線と信号入力用配設を接続するための電気的
にＯＦ，ＯＦＦ状態を書込むことのできるスイッチ素子
４が設けられてスイッチ・マトリクスが構成されてい
る。スイッチ素子４は例えば、 Ｅ２ＰＲＯＭや１ビットメモリを備えた ＭＯＳＦＥＴ等である。
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第３図に示す通りである。図において、一つ以上の論理
機能素子により構成された回路ブロック１１，１２，
…，１Ｎは予め専用ＩＣの手法により配線工程を終了し
た状態で基板に作り込まれる。この回路ブロック領域１
に隣接して配線領域が設けられ、ここに互いに交差する
信号入力用配線群３と信号出力用配線群２が配設され
る。各信号入力用配線３はそのままそれぞれ回路ブロッ
クの信号入力端子に接続される。各信号出力用配線２は
Ｔ字路をなす分岐配線によりそれぞれ回路ブロックの信
号出力端子に接続される。そしてこの配線領域の信号出
力用配線群２と信号入力用配線群３の各交差部には、信
号出力用配線と信号入力用配設を接続するための電気的
にＯＦ，ＯＦＦ状態を書込むことのできるスイッチ素子
４が設けられてスイッチ・マトリクスが構成されてい
る。スイッチ素子４は例えば、 Ｅ２ＰＲＯＭや１ビットメモリを備えた ＭＯＳＦＥＴ等である。
この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ところでこの新しい方式において、スイッチ・マトリク
ス上のＯＮ，ＯＦＦ情報が間違いなく書込まれているか
否かを簡単にチェックすることができれば、論理設計上
もまた設計完了後の回路動作チェックにも有用である。
ス上のＯＮ，ＯＦＦ情報が間違いなく書込まれているか
否かを簡単にチェックすることができれば、論理設計上
もまた設計完了後の回路動作チェックにも有用である。
本発明は上記した点に鑑み、スイッチ・マトリクスを用
いたプログラマブルＬＳＩであって、スイッチ・マトリ
クスのＯＮ，ＯＦＦ情報を簡単にチェックできるように
した半導体集積回路を提供することを目的とする。
いたプログラマブルＬＳＩであって、スイッチ・マトリ
クスのＯＮ，ＯＦＦ情報を簡単にチェックできるように
した半導体集積回路を提供することを目的とする。
本発明は、前述したスイッチ・マトリクスによりチップ
の機能をプログラマブルとしたＬＳＩについて、信号出
力用配線を一本ずつ活性化する回路を設け、活性化され
た信号出力用配線上のスイッチ素子のＯＮまたはＯＦＦ
状態数の奇偶を判断するパリティ・チェック回路を設け
たことを特徴とする。
の機能をプログラマブルとしたＬＳＩについて、信号出
力用配線を一本ずつ活性化する回路を設け、活性化され
た信号出力用配線上のスイッチ素子のＯＮまたはＯＦＦ
状態数の奇偶を判断するパリティ・チェック回路を設け
たことを特徴とする。
本発明によれば、スイッチ・マトリクスのＯＮ，ＯＦＦ
情報を簡単にチェックすることができ、論理設計にとっ
てもまた設計後の回路動作チェックにとっても有用なプ
ログラマブルＬＳＩが得られる。
情報を簡単にチェックすることができ、論理設計にとっ
てもまた設計後の回路動作チェックにとっても有用なプ
ログラマブルＬＳＩが得られる。
以下本発明の実施例を説明する。
第１図は一実施例のプログラマブルＬＳＩの基本レイア
ウトを示す。第３図と対応する部分には第３図と同一符
号を付している。図に示すようにＳｉウェーハの一辺に
複数の回路ブロック１１，１２，…，１Ｎが作り込まれ
て回路ブロック領域１が形成されている。各回路ブロッ
クは、４インプットＮＡＮＤゲートなど、論理機能素子
の一つ以上により構成されている。この論理機能素子は
例えばＣＭＯＳ構成であり、専用ＩＣ即ち標準セル方式
における手書きの標準セルあるいは配線済みのゲートア
レイである。複雑な論理機能素子は標準セル方式により
種種の標準セルを相互配線で組合わせて形成してもよ
い。
ウトを示す。第３図と対応する部分には第３図と同一符
号を付している。図に示すようにＳｉウェーハの一辺に
複数の回路ブロック１１，１２，…，１Ｎが作り込まれ
て回路ブロック領域１が形成されている。各回路ブロッ
クは、４インプットＮＡＮＤゲートなど、論理機能素子
の一つ以上により構成されている。この論理機能素子は
例えばＣＭＯＳ構成であり、専用ＩＣ即ち標準セル方式
における手書きの標準セルあるいは配線済みのゲートア
レイである。複雑な論理機能素子は標準セル方式により
種種の標準セルを相互配線で組合わせて形成してもよ
い。
具体的な回路ブロック領域の構成例は次の通りである。
（１）４インプットＮＡＮＤゲートを２つもつブロック ……１５個 （２）２インプットＮＡＮＤゲートを４つもつブロック ……１４個 （３）８インプットＮＡＮＤゲートを１つもつブロック ……１個 （４）４つのインバータをもつブロック……１００個 （５）８ビットレジスタのブロック ……１９個 （６）２つのＤタイプフリップフロップをもつブロック ……１９個 （７）４インプットのＡＮＤゲートを２つもつブロック ……１７個 （８）２対１データ・セレクタを４つもつブロック ……１３個 （９）４ビット・バイナリカウンタンを２つもつブロッ
ク ……１１個 (10)２−４ラインデコーダを２つもつブロック……７個 (11)３−８ラインデコーダをもつブロック……３個 (12)４−セレクタを２つもつブロック……５個 (13)８−１セレクタをもつブロック ……４個 (14)８ビット直列入力−並列出力シフトレジスタをもつ
ブロック ……３個 (15)８ビット並列入力−直列出力シフトレジスタをもつ
ブロック ……３個 (16)８ビット直列入力−直列出力シフトレジスタをもつ
ブロック ……２個 (17)単安定マルチバイブレータを２つもつブロック ……４個 (18)２インプットＯＲゲートを４つもつブロック ……４個 (19)２インプットＮＯＲゲートを４つもつブロック ……３個 (20)ＡＮＤ−ＯＲインバータを２つもつブロック ……３個 (21)６４ビットＲＡＭのブロック ……３個 (22)２インプットＥＸＣＬＵＳＩＶＥ−ＯＲゲートを４
つもつブロック ……２個 (23)４ビット・コンパレータのブロック……３個 (24)Ｊ−Ｋフリップフロップを２つもつブロック ……４個 (25)９ビットの偶／奇パリティ・ジェネレータ／チェッ
カのブロック ……３個 (26)４ビット・バイナリ全加算器のブロック……２個 (27)２インプット・マルチプレクサを４つもつブロック ……５個 (28)Ｓ−Ｒラッチを４つもつブロック……２個 (29)ＡＬＵのブロック ……１個 (30)８ビット・アドレスサブルラッチのブロック……１
個 (31)ルックアヘッド・キャリージェネレータのブロック ……１個 以上、２７４個のＭＳＩからなる回路ブロックが回路ブ
ロック領域１に形成されて、一種のチップからあらゆる
機能のＬＳＩを作り出すことができるようになってい
る。各回路ブロックの平均入力数は８、出力数は４であ
る。論理機能素子の入力部，出力部は回路ブロックの入
力部，出力部をなしている訳であるが、その出力部には
それぞれ出力バッファが設けられている（図示しな
い）。そして出力部はＴ字路をなすように信号出力用配
線２に固定的に接続され、入力部はこの出力用配線２と
交差する信号入力用配線３にそれぞれ接続されている。
信号出力用配線２と信号入力用配線３の各交差部にはそ
れぞれスイッチ素子４が設けられてスイッチ・マトリク
スが構成されている。このスイッチ素子４は例えば外部
からの制御によりＯＮ，ＯＦＦ状態を電気的に書込める Ｅ２ ＰＲＯＭであり、これにより信号出力用配線２と
信号入力用配線３の接続を行ない得るようになってい
る。即ち入出力部の結線は基本的に１スイッチで済み、
１つの電流パスに伴う等電位配線長は第１図から明らか
なように、配線領域の辺の長さをｌとしたとき、平均
２．５ｌになる。
ク ……１１個 (10)２−４ラインデコーダを２つもつブロック……７個 (11)３−８ラインデコーダをもつブロック……３個 (12)４−セレクタを２つもつブロック……５個 (13)８−１セレクタをもつブロック ……４個 (14)８ビット直列入力−並列出力シフトレジスタをもつ
ブロック ……３個 (15)８ビット並列入力−直列出力シフトレジスタをもつ
ブロック ……３個 (16)８ビット直列入力−直列出力シフトレジスタをもつ
ブロック ……２個 (17)単安定マルチバイブレータを２つもつブロック ……４個 (18)２インプットＯＲゲートを４つもつブロック ……４個 (19)２インプットＮＯＲゲートを４つもつブロック ……３個 (20)ＡＮＤ−ＯＲインバータを２つもつブロック ……３個 (21)６４ビットＲＡＭのブロック ……３個 (22)２インプットＥＸＣＬＵＳＩＶＥ−ＯＲゲートを４
つもつブロック ……２個 (23)４ビット・コンパレータのブロック……３個 (24)Ｊ−Ｋフリップフロップを２つもつブロック ……４個 (25)９ビットの偶／奇パリティ・ジェネレータ／チェッ
カのブロック ……３個 (26)４ビット・バイナリ全加算器のブロック……２個 (27)２インプット・マルチプレクサを４つもつブロック ……５個 (28)Ｓ−Ｒラッチを４つもつブロック……２個 (29)ＡＬＵのブロック ……１個 (30)８ビット・アドレスサブルラッチのブロック……１
個 (31)ルックアヘッド・キャリージェネレータのブロック ……１個 以上、２７４個のＭＳＩからなる回路ブロックが回路ブ
ロック領域１に形成されて、一種のチップからあらゆる
機能のＬＳＩを作り出すことができるようになってい
る。各回路ブロックの平均入力数は８、出力数は４であ
る。論理機能素子の入力部，出力部は回路ブロックの入
力部，出力部をなしている訳であるが、その出力部には
それぞれ出力バッファが設けられている（図示しな
い）。そして出力部はＴ字路をなすように信号出力用配
線２に固定的に接続され、入力部はこの出力用配線２と
交差する信号入力用配線３にそれぞれ接続されている。
信号出力用配線２と信号入力用配線３の各交差部にはそ
れぞれスイッチ素子４が設けられてスイッチ・マトリク
スが構成されている。このスイッチ素子４は例えば外部
からの制御によりＯＮ，ＯＦＦ状態を電気的に書込める Ｅ２ ＰＲＯＭであり、これにより信号出力用配線２と
信号入力用配線３の接続を行ない得るようになってい
る。即ち入出力部の結線は基本的に１スイッチで済み、
１つの電流パスに伴う等電位配線長は第１図から明らか
なように、配線領域の辺の長さをｌとしたとき、平均
２．５ｌになる。
このようなプログラマブルＬＳＩにおいて本発明では、
スイッチ・マトリクスのＯＮ，ＯＦＦ情報を判定する回
路を設けている。即ち、信号入力用配線３と平行に走る
チェック・ビット用配線５を設け、この配線５と各信号
出力用配線２との交差部にスイッチ・マトリクス上のス
イッチ素子４と同じスイッチ素子６を設けたチェック・
ビット用スイッチ素子配列７が用意される。このスイッ
チ素子配列７上のスイッチ素子６は、各信号出力用配線
２上のスイッチ素子のＯＮまたはＯＦＦ状態数が奇数ま
たは偶数になるように、そのＯＮ，ＯＦＦ状態が設定さ
れる。即ちスイッチ素子配列７上のスイッチ素子６のＯ
Ｎ，ＯＦＦはチェック・ビットとして用いられるもので
ある。８はパリティ・チェック回路であって、信号入力
用配線３及びチェック・ビット用配線５が並列に入力端
子に接続されている。９は、パリティ・チェックを各信
号出力用配線２毎に行うために、信号出力用配線２を一
本ずつ活性化する回路であり、これが回路ブロック領域
１とスイッチ・マトリクスの間に設けられている。
スイッチ・マトリクスのＯＮ，ＯＦＦ情報を判定する回
路を設けている。即ち、信号入力用配線３と平行に走る
チェック・ビット用配線５を設け、この配線５と各信号
出力用配線２との交差部にスイッチ・マトリクス上のス
イッチ素子４と同じスイッチ素子６を設けたチェック・
ビット用スイッチ素子配列７が用意される。このスイッ
チ素子配列７上のスイッチ素子６は、各信号出力用配線
２上のスイッチ素子のＯＮまたはＯＦＦ状態数が奇数ま
たは偶数になるように、そのＯＮ，ＯＦＦ状態が設定さ
れる。即ちスイッチ素子配列７上のスイッチ素子６のＯ
Ｎ，ＯＦＦはチェック・ビットとして用いられるもので
ある。８はパリティ・チェック回路であって、信号入力
用配線３及びチェック・ビット用配線５が並列に入力端
子に接続されている。９は、パリティ・チェックを各信
号出力用配線２毎に行うために、信号出力用配線２を一
本ずつ活性化する回路であり、これが回路ブロック領域
１とスイッチ・マトリクスの間に設けられている。
第２図は活性化回路９の具体的な構成を示す。この活性
化回路９は信号出力用配線２を順次選択するためにシフ
トレジスタを用いた例であり、図では一つの回路ブロッ
ク１１に対応する部分のみを具体的に示している。他の
回路ブロックに対応する部分の構成も同様の構成の繰返
しとなっている。図に示すように、シフトレジスタ９１
の出力端子と回路ブロック１１の出力端子１００とを選
択的に切換えて端子９９に導くために、ＡＮＤゲート９
２，９３、インバータ９４及びＯＲゲート９５を有す
る。９６はパリティ・チェック用制御端子、９７はシフ
トレジスタ９１の入力端子であり、９８はシフトレジス
タ９１のクロック端子である。
化回路９は信号出力用配線２を順次選択するためにシフ
トレジスタを用いた例であり、図では一つの回路ブロッ
ク１１に対応する部分のみを具体的に示している。他の
回路ブロックに対応する部分の構成も同様の構成の繰返
しとなっている。図に示すように、シフトレジスタ９１
の出力端子と回路ブロック１１の出力端子１００とを選
択的に切換えて端子９９に導くために、ＡＮＤゲート９
２，９３、インバータ９４及びＯＲゲート９５を有す
る。９６はパリティ・チェック用制御端子、９７はシフ
トレジスタ９１の入力端子であり、９８はシフトレジス
タ９１のクロック端子である。
このような構成として、所望の論理機能は前述のように
スイッチ・マトリクス上のスイッチ素子４のＯＮ，ＯＦ
Ｆを設定することによりプログラムされる。またチェッ
ク・ビット用スイッチ素子配列７上のスイッチ素子６は
それぞれ信号出力用配線２上のスイッチ素子のＯＮまた
はＯＦＦ状態の数が奇数または偶数になるように設定さ
れる。そして通常の論理動作においては、パリティ・チ
ェック用制御端子９６に与える制御信号を“０”とす
る。これによりＡＮＤゲート９２が禁止状態、ＡＮＤゲ
ート９３が導通状態となり、回路ブロックの出力端子１
００の情報は活性化回路９を通過してその出力端子９９
に伝達される。こうして各回路ブロックの出力信号はス
イッチ・マトリクス上の信号出力用配線２に供給され、
所望の論理動作が行なわれる。スイッチ・マトリクスの
ＯＮ，ＯＦＦ情報をチェックする場合には、パイティ・
チェック用制御端子９６に“１”を与える。これにより
ＡＮＤゲート９２は導通状態、ＡＮＤゲート９３は禁止
状態となる。そしてシフトレジスタ９１に“１”を入力
してこれを順次シフトすることにより、活性化回路９の
出力端子９９に順次“１”を出力して、スイッチ・マト
リクス上の信号出力用配線２を一本ずつ活性化する。活
性化された信号出力用配線２上のスイッチ素子がＯＮ状
態の位置では“１”が、ＯＦＦ状態の位置では“０”が
それぞれパリティ・チェック回路８に入力されることに
なる。こうして各信号出力用配線２毎にこれに沿って配
列されたスイッチ素子のＯＮまたはＯＦＦ状態の数の奇
偶をパイティ・チェック回路８により順次判定して、ス
イッチ・マトリクスのＯＮ，ＯＦＦ情報が正しいか否か
を判定することができる。
スイッチ・マトリクス上のスイッチ素子４のＯＮ，ＯＦ
Ｆを設定することによりプログラムされる。またチェッ
ク・ビット用スイッチ素子配列７上のスイッチ素子６は
それぞれ信号出力用配線２上のスイッチ素子のＯＮまた
はＯＦＦ状態の数が奇数または偶数になるように設定さ
れる。そして通常の論理動作においては、パリティ・チ
ェック用制御端子９６に与える制御信号を“０”とす
る。これによりＡＮＤゲート９２が禁止状態、ＡＮＤゲ
ート９３が導通状態となり、回路ブロックの出力端子１
００の情報は活性化回路９を通過してその出力端子９９
に伝達される。こうして各回路ブロックの出力信号はス
イッチ・マトリクス上の信号出力用配線２に供給され、
所望の論理動作が行なわれる。スイッチ・マトリクスの
ＯＮ，ＯＦＦ情報をチェックする場合には、パイティ・
チェック用制御端子９６に“１”を与える。これにより
ＡＮＤゲート９２は導通状態、ＡＮＤゲート９３は禁止
状態となる。そしてシフトレジスタ９１に“１”を入力
してこれを順次シフトすることにより、活性化回路９の
出力端子９９に順次“１”を出力して、スイッチ・マト
リクス上の信号出力用配線２を一本ずつ活性化する。活
性化された信号出力用配線２上のスイッチ素子がＯＮ状
態の位置では“１”が、ＯＦＦ状態の位置では“０”が
それぞれパリティ・チェック回路８に入力されることに
なる。こうして各信号出力用配線２毎にこれに沿って配
列されたスイッチ素子のＯＮまたはＯＦＦ状態の数の奇
偶をパイティ・チェック回路８により順次判定して、ス
イッチ・マトリクスのＯＮ，ＯＦＦ情報が正しいか否か
を判定することができる。
以上のように本実施例によれば、プログラムされたスイ
ッチ・マトリクス上のＯＮ，ＯＦＦ情報パターンが正し
いか否かを、比較的簡単な回路の付加により判定するこ
とができ、従って論理設計が容易で論理設計後の回路動
作チェックも容易に行い得るプログラマブルＬＳＩが実
現できる。
ッチ・マトリクス上のＯＮ，ＯＦＦ情報パターンが正し
いか否かを、比較的簡単な回路の付加により判定するこ
とができ、従って論理設計が容易で論理設計後の回路動
作チェックも容易に行い得るプログラマブルＬＳＩが実
現できる。
なお本発明は上記実施例に限られない。例えば上記実施
例ではパイティ・チェックのための活性化回路としてシ
フトレジスタを内蔵するものを説明したが、シフトレジ
スタの代わりにセレクタを内蔵して、パリティ・チェッ
クの際に一本の信号出力用配線を活性化するように構成
することもできる。
例ではパイティ・チェックのための活性化回路としてシ
フトレジスタを内蔵するものを説明したが、シフトレジ
スタの代わりにセレクタを内蔵して、パリティ・チェッ
クの際に一本の信号出力用配線を活性化するように構成
することもできる。
その他本発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。
施することができる。
第１図は本発明の一実施例によるプログラマブルＬＳＩ
のレイアウトを示す図、第２図はその活性化回路の具体
的構成を示す図、第３図は先願にかかる基本プログラマ
ブルＬＳＩのレイアウトを示す図である。 １１，１２，…，１Ｎ……回路ブロック、２……信号出
力用配線、３……信号入力用配線、４……スイッチ素
子、５……チェック・ビット用配線、６……チェック・
ビット用スイッチ素子、７……チェック・ビット用スイ
ッチ素子配列、８……パリティ・チェック回路、９……
活性化回路、９１……シフトレジスタ、９２，９３……
ＡＮＤゲート、９４……インバータ、９５……ＯＲゲー
ト、９６……パリティ・チェック用制御端子、９７……
シフトレジスタ入力端子、９７……クロック端子、９９
……活性化回路出力端子、１００……回路ブロック出力
端子。
のレイアウトを示す図、第２図はその活性化回路の具体
的構成を示す図、第３図は先願にかかる基本プログラマ
ブルＬＳＩのレイアウトを示す図である。 １１，１２，…，１Ｎ……回路ブロック、２……信号出
力用配線、３……信号入力用配線、４……スイッチ素
子、５……チェック・ビット用配線、６……チェック・
ビット用スイッチ素子、７……チェック・ビット用スイ
ッチ素子配列、８……パリティ・チェック回路、９……
活性化回路、９１……シフトレジスタ、９２，９３……
ＡＮＤゲート、９４……インバータ、９５……ＯＲゲー
ト、９６……パリティ・チェック用制御端子、９７……
シフトレジスタ入力端子、９７……クロック端子、９９
……活性化回路出力端子、１００……回路ブロック出力
端子。
Claims (2)
- 【請求項１】基板に作り込まれた、それ自体論理機能を
有し、かつ信号の入力部及び信号の出力部を有する複数
の回路ブロックと、この複数の回路ブロックからなる回
路ブロック領域に隣接して前記基板上に形成された配線
領域とを有し、前記回路ブロック領域は複数種の論理機
能素子の集合から構成され、前記配線領域は互いに交わ
る信号入力用配線群及び信号出力用配線群から構成さ
れ、前記信号入力用配線群は各回路ブロックの信号入力
部にそれぞれ接続され、前記信号出力用配線群は各回路
ブロックの信号出力部にそれぞれ接続され、かつこれら
の接続はその回路ブロックが隣接する前記配線領域にお
いて行われ、前記配線領域には前記信号入力用配線群と
前記信号出力用配線群との交差部にそれぞれスイッチ素
子が設けられ、このスイッチ素子のＯＮ，ＯＦＦ状態を
制御することにより各回路ブロック間の入出力関係が決
定されて所望の論理回路が構築される集積回路であっ
て、前記信号出力用配線を一本ずつ活性化する回路が設
けられ、活性化された信号出力用配線上のスイッチ素子
のＯＮまたはＯＦＦ状態数の奇偶を判定するパリティ・
チェック回路を有することを特徴とする半導体集積回
路。 - 【請求項２】信号入力用配線と平行するチェック・ビッ
ト用配線が設けられ、このチェック・ビット用配線と各
信号出力用配線の交差部にチェック・ビットとしてＯＮ
またはＯＦＦ状態が書込まれるスイッチ素子を有する特
許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039248A JPH0616533B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039248A JPH0616533B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198759A JPS61198759A (ja) | 1986-09-03 |
| JPH0616533B2 true JPH0616533B2 (ja) | 1994-03-02 |
Family
ID=12547827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039248A Expired - Lifetime JPH0616533B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616533B2 (ja) |
-
1985
- 1985-02-28 JP JP60039248A patent/JPH0616533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198759A (ja) | 1986-09-03 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |