JPH06166201A

JPH06166201A - サーマルヘッド

Info

Publication number: JPH06166201A
Application number: JP32098192A
Authority: JP
Inventors: Tetsuharu Hyodo; 徹治兵頭
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1994-06-14
Anticipated expiration: 2015-10-23
Also published as: JP3102718B2

Abstract

(57)【要約】【目的】サーマルヘッドの結線が複雑にならずに、駆
動回路の数の低減化、および製造歩留りの向上を図るこ
とができるサーマルヘッドを提供する。【構成】サーマルヘッドは、多数の発熱抵抗体Ｒ１〜
Ｒ１７２８と複数の駆動回路３などで構成されており、
発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜Ｒ１２，…，Ｒ１７２
０〜Ｒ１７２２の一端は共通電極ＶＨ１に接続され、発
熱抵抗体Ｒ４〜Ｒ６，Ｒ１３〜Ｒ１５，…，Ｒ１７２３
〜Ｒ１７２５の一端は共通電極ＶＨ２に接続され、発熱
抵抗体Ｒ７〜Ｒ９，Ｒ１６〜Ｒ１８，…，Ｒ１７２６〜
Ｒ１７２８の一端は共通電極ＶＨ３に接続される。１９
２個の発熱抵抗体の個別電極２１と接続される電極パッ
ド列４ａは、３行６４列の電極パッドＰ１〜Ｐ１９２で
構成され、また接地用の電極パッド列４ｂが底面中央部
に、信号用の電極パッド列４ｃが底面下部に配設され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ装置や画
像記録装置などに用いられるサーマルヘッドに関する。

【０００２】

【従来の技術】図１６は、従来のサーマルヘッドの一例
の電気的構成を示す回路図である。このサーマルヘッド
は、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と、複数の駆動
回路９などで構成されており、図１６においては、６４
個の発熱抵抗体が１つの駆動回路９に接続され、さらに
５７６個の発熱抵抗体および９個の駆動回路９を１つの
ブロックとして計３つのブロックＢ１〜Ｂ３に区分され
て印画動作を行う。

【０００３】図１７は、図１６に示す駆動回路９の一例
を示す回路図である。この駆動回路９は、シリアルデー
タから成る印画信号ＤＩを外部からのクロック信号ＣＬ
Ｋに同期して転送することによって、所定ビット数毎に
パラレルデータに変換して出力するシフトレジスタＳＲ
１〜ＳＲｎと、外部からのラッチ信号ＬＡＴによって、
シフトレジスタＳＲ１〜ＳＲｎの出力を記憶する複数の
ラッチ回路Ｌ１〜Ｌｎと、外部からのストローブ信号Ｓ
ＴＢＩおよび印画制御信号ＢＥＯによって、各ラッチＬ
１〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１〜Ｇｎ
と、各ゲート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体
Ｒ１〜Ｒｎに流れ電流を制御する複数のスイッチング素
子Ｔ１〜Ｔｎなどから構成されている。

【０００４】サーマルヘッドに形成された多数の発熱抵
抗体Ｒ１〜Ｒｎの一端は、各スイッチング素子Ｔ１〜Ｔ
ｎのドレイン側に接続されるとともに、各発熱抵抗体Ｒ
１〜Ｒｎの他端は共通に外部電源７０の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源７０
の接地側が接続されている。

【０００５】この動作について、図１８に示すタイミン
グチャートを参照しながら説明する。一走査線として形
成される１７２８画素分の印画信号ＤＡＴＡは、クロッ
ク信号ＣＬＫに同期して各駆動回路９のシフトレジスタ
ＳＲ１〜ＳＲｎに入力、転送され、各駆動回路９におい
て６４画素分の印画信号ＤＡＴＡがそれぞれパラレルデ
ータに変換される。

【０００６】次に、ラッチ信号ＬＡＴが反転して、駆動
回路９のシフトレジスタＳＲ１〜ＳＲｎの出力が、各ラ
ッチ回路Ｌ１〜Ｌｎに記憶される。

【０００７】次に、印画制御信号ＢＥＯがローレベルに
反転して、ストローブ信号ＳＴＢ１がローレベルに反転
すると、発熱抵抗体Ｒ１〜Ｒ５７６から成るブロックＢ
１に対応する９個の駆動回路９の各ゲート素子Ｇ１〜Ｇ
ｎが開いて、各ラッチ回路Ｌ１〜Ｌｎに記憶された印画
信号ＤＡＴＡに基づいて各スイッチング素子Ｔ１〜Ｔｎ
が選択的に導通状態となる。すると、発熱抵抗体Ｒ１〜
Ｒ５７６に選択的に電流が流れて発熱し、感熱紙や熱転
写フィルムを加熱して、ブロックＢ１に対応する一走査
線の１／３の部分の印画動作を行う。

【０００８】以下同様に、ストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、発熱抵抗体Ｒ５７７〜Ｒ１１５
２に選択的に電流が流れて発熱し、ブロックＢ２に対応
する一走査線の１／３の部分の印画動作を行い、さらに
ストローブ信号ＳＴＢ３がローレベルに反転すると、発
熱抵抗体Ｒ１１５３〜Ｒ１７２８に選択的に電流が流れ
て発熱し、ブロックＢ３に対応する一走査線の１／３の
部分の印画動作を行う。このようにして、一走査線分の
印画が行われて感熱紙や熱転写フィルムをステップ搬送
しながら上述の動作を繰返すことによって一連の画像が
記録される。

【０００９】図１９は、従来のサーマルヘッドの他の例
の電気的構成を示す回路図である。このサーマルヘッド
は、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と、図１７に示
すような複数の駆動回路９と、両者の間に介挿する逆流
防止用のダイオードＤ１〜Ｄ１７２８などで構成されて
おり、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜Ｒ１２，…，Ｒ
１７２０〜Ｒ１７２２の一端は共通電極ＶＨ１に接続さ
れ、発熱抵抗体Ｒ４〜Ｒ６，Ｒ１３〜Ｒ１５，…，Ｒ１
７２３〜Ｒ１７２５の一端は共通電極ＶＨ２に接続さ
れ、発熱抵抗体７〜Ｒ９，Ｒ１６〜Ｒ１８，…，Ｒ１７
２６〜Ｒ１７２８の一端は共通電極ＶＨ３に接続され
る。一方、発熱抵抗体Ｒ１，Ｒ４，Ｒ７の他端はダイオ
ードＤ１，Ｄ４，Ｄ７を介して、駆動回路９のスイッチ
ング素子Ｔ１に接続され、発熱抵抗体Ｒ２，Ｒ５，Ｒ８
の他端はダイオードＤ２，Ｄ５，Ｄ８を介して駆動回路
９のスイッチング素子Ｔ２に接続され、発熱抵抗体Ｒ
３，Ｒ６，Ｒ９の他端はダイオードＤ３，Ｄ６，Ｄ９を
介して、駆動回路９のスイッチング素子Ｔ３に接続され
る。以下同様に、駆動回路９のスイッチング素子１個に
ついて各共通電極ＶＨ１，ＶＨ２，ＶＨ３にそれぞれ接
続された３本の発熱抵抗体を駆動するように結線されて
いる。

【００１０】この動作について説明すると、まず各駆動
回路９に、発熱抵抗体Ｒ１〜Ｒ３から成るブロックＢ
１、発熱抵抗体Ｒ１０〜Ｒ１２から成るブロックＢ４、
以下同様に、ブロックＢ３ｎ−２（ただし、ｎは１以上
の自然数。以下同じ）に対応する印画信号が入力、転送
されて、各駆動回路９の各スイッチング素子Ｔ１〜Ｔｎ
が選択的に導通するとともに、共通電極ＶＨ１に所定時
間電力を供給すると、ブロックＢ３ｎ−２の各発熱抵抗
体が選択的に導通して発熱し、印画動作を行う。

【００１１】次に、各駆動回路９に、発熱抵抗体Ｒ４〜
Ｒ６から成るブロックＢ２、発熱抵抗体Ｒ１３〜Ｒ１５
から成るブロックＢ５、以下同様に、ブロックＢ３ｎ−
１に対応する印画信号が入力、転送されて、各駆動回路
９の各スイッチング素子Ｔ１〜Ｔｎが選択的に導通する
とともに、共通電極ＶＨ２に所定時間電力を供給する
と、ブロックＢ３ｎ−１の各発熱抵抗体が選択的に通電
して発熱し、印画動作を行う。

【００１２】次に、各駆動回路９に、発熱抵抗体Ｒ７〜
Ｒ９から成るブロックＢ３、発熱抵抗体Ｒ１６〜Ｒ１８
から成るブロックＢ６、以下同様に、ブロックＢ３ｎに
対応する印画信号が入力、転送されて、各駆動回路９の
各スイッチング素子Ｔ１〜Ｔｎが選択的に導通するとと
もに、共通電極ＶＨ３に所定時間電力を供給すると、ブ
ロックＢ３ｎの各発熱抵抗体が選択的に通電し発熱し、
印画動作を行う。こうして、１つのスイッチング素子の
出力について３つの共通電極ＶＨ１，ＶＨ２，ＶＨ３を
時分割して電力供給を行うことによって、駆動回路９の
スイッチング素子等の数を１／３に低減しつつ、発熱抵
抗体Ｒ１〜Ｒ１７２８を３分割駆動することができる。

【００１３】

【発明が解決しようとする課題】しかしながら、図１６
に示すサーマルヘッドでは、各発熱抵抗体Ｒ１〜Ｒ１７
２８の個数と同数のシフトレジスタＳＲ１〜ＳＲｎ、ラ
ッチ回路Ｌ１〜Ｌｎ、スイッチング素子Ｔ１〜Ｔｎ等を
備える必要があるため、多数の駆動回路９をサーマルヘ
ッドに搭載しなければならず、サーマルヘッドの製造コ
スト上昇を招くという課題がある。

【００１４】一方、図１９に示すサーマルヘッドでは、
各発熱抵抗体Ｒ１〜Ｒ１７２８の個数の１／３のシフト
レジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１〜Ｌｎ、スイ
ッチング素子Ｔ１〜Ｔｎ等で足りるため、駆動回路９の
搭載個数を低減化することができる。しかし、共通に接
続された発熱抵抗体に流れる電流の回り込みを防ぐため
の電流制限用のダイオードＤ１〜Ｄ１７２８を新たに搭
載しなければならず、部品点数の増加を招くという課題
がある。さらに、ダイオードＤ１〜Ｄ１７２８と各駆動
回路９との間の結線が多数交錯するため、サーマルヘッ
ドの基板に多層配線部１３を形成しなければならず、こ
のことが製造工程数の増加や製造歩留りの低下、回路の
大型化を招くという課題がある。特に、サーマルヘッド
は多数の発熱抵抗体を駆動するため大面積の素子になら
ざるを得ず、多層配線部の大面積化は製造歩留りを極端
に低下させている。

【００１５】本発明の目的は、前述した課題を解決する
ため、サーマルヘッドの結線が複雑にならず、駆動回路
の個数の低減化および製造歩留りの向上を図ることがで
きるサーマルヘッドを提供することである。

【００１６】

【課題を解決するための手段】本発明は、複数の発熱抵
抗体と、シリアルデータから成る印画信号をパラレルデ
ータに変換するシフトレジスタ、ならびに前記シフトレ
ジスタの出力および外部からの制御信号に基づいて各発
熱抵抗体に流れる電流を制御する複数のスイッチング素
子を有する駆動回路とを備えたサーマルヘッドにおい
て、前記駆動回路が底面に複数の電極パッドを有するフ
リップチップで構成され、かつ各スイッチング素子の制
御信号または各スイッチング素子の出力が複数分岐して
おり、当該出力が、各発熱抵抗体毎に対応して接続され
る電極パッドにそれぞれ結線されていることを特徴とす
るサーマルヘッドである。

【００１７】

【作用】本発明に従えば、複数の発熱抵抗体を駆動する
駆動回路が、底面に複数の電極パッドを有するフリップ
チップで構成され、かつ各スイッチング素子の制御信号
または各スイッチング素子の出力が複数分岐しており、
当該出力が、各発熱抵抗体毎に対応して接続される電極
パッドにそれぞれ結線されていることによって、サーマ
ルヘッドの基板に多層配線部を形成する必要がなくなる
とともに、駆動回路の個数を減らすことができる。

【００１８】

【実施例】図１は本発明の一実施例であるサーマルヘッ
ドを示す斜視図であり、図２はその部分拡大平面図、図
３は図１のＸ−Ｘ線に沿った断面図、図４は図１のＹ−
Ｙ線に沿った断面図である。Ａｌなどの放熱器１４の上
にアルミナＡｌ₂Ｏ₃などの電気絶縁性の基板１５が固定
され、その上に図２に示すような３本の配線パターンか
ら成る導体２４が形成される。この導体２４を形成する
方法の一例として、Ａｇなどを含有するペーストをスク
リーン印刷などの印刷法を用いて所定のパターンに塗布
した後、６００℃〜７００℃の温度で焼成することによ
って形成することができる。また、導体２４を形成する
方法の他の例として、基板１５の上に、真空蒸着やスパ
ッタリングなどの薄膜作成技術を用いて、Ａｌ、Ｎｉ、
Ａｕなどの金属を厚さ５μｍ〜３０μｍ程度に成膜した
後、フォトリソグラフィ法を用いることによって複数本
の配線パターンを形成することができる。さらに、製造
コストの低減化を図るために、基板１５の上に、前述の
薄膜作成技術を用いてＮｉを厚さ１μｍ程度に成膜した
後、フォトリソグラフィ法を用いて、複数本の配線パタ
ーンを形成し、次に電解メッキ法または無電解メッキ法
を用いて、この配線パターンの上にＮｉを厚さ２０μｍ
〜３０μｍ程度に形成することも可能である。

【００１９】一方、アルミナＡｌ₂Ｏ₃などの電気絶縁性
の基板１７の上に、ガラスなどから成る断面円弧状のグ
レーズ層１８が形成され、さらに基板１７およびグレー
ズ層１８の上に発熱抵抗体層３０、個別電極２１、共通
電極３１が形成され、グレーズ層１８の頂上付近に直線
状に並んだ複数の発熱抵抗体が形成される。そして、グ
レーズ層１８の表面を覆うようにＳｉ₃Ｎ₄などから成る
保護層３２が形成されている。各個別電極２１は、フリ
ップチップの駆動回路３と接続される。一方、共通電極
３１は、３本毎にまとめられてスルーホール２０に接続
される。また、基板１７のグレーズ層１８に対して反対
側の上面には、厚膜印刷などによって導体２３およびこ
れと接続されるスルーホール２２が形成される。

【００２０】こうして得られた基板１７と基板１５と
は、電気絶縁性の接着層１６を介して接合される。基板
を接合する方法の一例として、導体２４が予め形成され
た基板１５の上に、基板１７上に形成されたスルーホー
ル２０，２２によって電気的に接続される領域を除いた
全面にわたって、低温焼成用グレーズガラスをスクリー
ン印刷等によって塗布し、さらに基板１７との位置決め
を行いながら密着させた後、約４００℃〜５００℃の温
度で焼成することによって接着層１６が形成され、基板
１７と基板１５とを接着することができる。なお、接着
層１６の材料として低温焼成用グレーズガラスを用いて
いるため、導体２４の焼成温度より充分低く焼成するこ
とが可能となり、基板接合の際に導体２４の変形の発生
を防ぐことができる。こうして基板１５と基板１７とが
接合されることによって、基板１５上の導体２４と基板
１７のスルーホール２０，２２との電気的接続が達成さ
れる。

【００２１】図５は、本発明の一実施例であるサーマル
ヘッドの電気的構成を示す回路図である。このサーマル
ヘッドは、多数の発熱抵抗体Ｒ１〜Ｒ１７２８と複数の
駆動回路３などで構成されており、図５においては１９
２個の発熱抵抗体の個別電極２１が１つの駆動回路３に
接続されるとともに、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜
Ｒ１２，…，Ｒ１７２０〜Ｒ１７２２の一端は共通電極
ＶＨ１に接続され、発熱抵抗体Ｒ４〜Ｒ６，Ｒ１３〜Ｒ
１５，…，Ｒ１７２３〜Ｒ１７２５の一端は共通電極Ｖ
Ｈ２に接続され、発熱抵抗体Ｒ７〜Ｒ９，Ｒ１６〜Ｒ１
８，…，Ｒ１７２６〜Ｒ１７２８の一端は共通電極ＶＨ
３に接続される。また、各駆動回路３に印画信号ＤＡＴ
Ａ、ストローブ信号ＳＴＢ、印画制御信号ＢＥＯ、ラッ
チ信号ＬＡＴ、クロック信号ＣＬＫなどの外部制御信号
が入力される。

【００２２】図６は、フリップチップである駆動回路３
の電極パッドの配置を示す底面図である。１９２個の発
熱抵抗体の個別電極２１と接続される電極パッド列４ａ
は、図示するように３行３列の電極パッドを繰返し周期
とする３行６４列の電極パッドＰ１〜Ｐ１９２で構成さ
れる。また、駆動回路３の接地用の電極パッド列４ｂが
底面中央部に配設され、駆動回路３の信号用の電極パッ
ド列４ｃが底面下部に配設される。

【００２３】図７は、各発熱抵抗体と駆動回路３の電極
パッドとの結線パターンを示す図５中Ａ付近の部分拡大
図である。電極パッドＰ１〜Ｐ３は発熱抵抗体Ｒ１〜Ｒ
３に、電極パッドＰ４〜Ｐ６は発熱抵抗体Ｒ４〜Ｒ６
に、電極パッドＰ７〜Ｐ９は発熱抵抗体Ｒ７〜Ｒ９にそ
れぞれ接続され、以下同様に、３つの電極パッド毎に配
線パターンが引出されている。

【００２４】図８は、駆動回路３の一例の電気的構成を
示す回路図である。この駆動回路３は、シリアルデータ
から成る印画信号ＤＩを外部からのクロック信号ＣＬＫ
に同期して転送することによって、所定ビット数毎にパ
ラレルデータに変換して出力するシフトレジスタＳＲ１
〜ＳＲｎと、外部からのラッチ信号ＬＡＴによってシフ
トレジスタＳＲ１〜ＳＲｎの出力を記憶する複数のラッ
チ回路Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢ
および印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１
〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１〜Ｇｎ
と、各ゲート素子Ｇ１〜Ｇｎの出力によって各発熱抵抗
体２に流れる電流を制御する複数のスイッチング素子Ｔ
１〜Ｔｎと、各スイッチング素子Ｔ１〜Ｔｎの出力が３
本に分岐してそれぞれ直列接続される電流制限用のダイ
オードＤ１〜Ｄ３ｎなどから構成される。たとえば、第
１の駆動回路３の各ダイオードＤ１〜Ｄ３ｎの他端は、
図６および図７に示す電極パッドＰ１〜Ｐ１９２を介し
て発熱抵抗体Ｒ１〜Ｒ１９２に結線されている。

【００２５】次に、図８の駆動回路３が搭載されたサー
マルヘッドの動作について、図９のタイミングチャート
を参照しながら説明する。まず、一走査線として形成さ
れる１７２８画素分の印画信号ＤＡＴＡのうち、第１〜
第３、第１０〜第１２、…、第１７２０〜第１７２２画
素の印画信号ＤＡＴＡが、クロック信号ＣＬＫに同期し
てシフトレジスタＳＲ１〜ＳＲｎに入力、転送され、各
駆動回路３において計６４画素分の印画信号ＤＡＴＡが
パラレルデータに変換される。次に、ラッチ信号ＬＡＴ
が反転して、シフトレジスタＳＲ１〜ＳＲｎの出力が各
ラッチ回路Ｌ１〜Ｌｎに記憶される。

【００２６】次に、印画制御信号ＢＥＯがローレベルに
反転して、ストローブ信号ＳＴＢがローレベルに反転す
るとともに、共通電極ＶＨ１に電力を供給すると、各ラ
ッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡに基
づいて各スイッチング素子Ｔ１〜Ｔｎが選択的に導通状
態となり、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜Ｒ１２，
…，Ｒ１７２０〜Ｒ１７２２に選択的に電流が流れて発
熱し、感熱紙や熱転写フィルムなどの記録媒体を加熱し
て一走査線の１／３の部分の印画動作を行う。

【００２７】次に、ストローブ信号ＳＴＢがハイレベル
に反転した後、第４〜第６、第１３〜第１５、…、第１
７２３〜第１７２５画素の印画信号ＤＡＴＡが、クロッ
ク信号ＣＬＫに同期してシフトレジスタＳＲ１〜ＳＲｎ
に入力、転送され、各駆動回路３において計６４画素分
の印画信号ＤＡＴＡがパラレルデータに変換される。次
に、ラッチ信号ＬＡＴが反転して、シフトレジスタＳＲ
１〜ＳＲｎの出力が各ラッチ回路Ｌ１〜Ｌｎに記憶され
る。

【００２８】次に、ストローブ信号ＳＴＢがローレベル
に反転するとともに、共通電極ＶＨ２に電力を供給する
と、前述と同様に、各ラッチ回路Ｌ１〜Ｌｎに記憶され
た印画信号ＤＡＴＡに基づいて、各スイッチング素子Ｔ
１〜Ｔｎが選択的に導通状態となり、発熱抵抗体Ｒ４〜
Ｒ６，Ｒ１３〜Ｒ１５，…，Ｒ１７２３〜Ｒ１７２５に
選択的に電流が流れて発熱し、記録媒体を加熱して一走
査線の１／３の部分の印画動作を行う。

【００２９】次に、ストローブ信号ＳＴＢがハイレベル
に反転した後、第７〜第９、第１６〜第１８、…、第１
７２６〜第１７２８画素の印画信号ＤＡＴＡが、クロッ
ク信号ＣＬＫに同期してシフトレジスタＳＲ１〜ＳＲｎ
に入力、転送され、各駆動回路３において計６４画素分
の印画信号ＤＡＴＡがパラレルデータに変換される。次
に、ラッチ信号ＬＡＴが反転して、シフトレジスタＳＲ
１〜ＳＲｎの出力が各ラッチ回路Ｌ１〜Ｌｎに記憶され
る。

【００３０】次に、ストローブ信号ＳＴＢがローレベル
に反転するとともに、共通電極ＶＨ３に電力を供給する
と、前述と同様に、各ラッチ回路Ｌ１〜Ｌｎに記憶され
た印画信号ＤＡＴＡに基づいて、各スイッチング素子Ｔ
１〜Ｔｎが選択的に導通状態となり、発熱抵抗体Ｒ７〜
Ｒ９，Ｒ１６〜Ｒ１８，…，Ｒ１７２６〜Ｒ１７２８に
選択的に電流が流れて発熱し、記録媒体を加熱して一走
査線の１／３の部分の印画動作を行う。そして、ストロ
ーブ信号ＳＴＢがハイレベルに反転して、印画制御信号
ＢＥＯがハイレベルに反転する。このようにして、一走
査線の印画が行われ、記録媒体をステップ搬送しながら
上述の動作を繰返すことによって一連の画像が記録され
る。

【００３１】図１０は、駆動回路３の他の例の電気的構
成を示す回路図である。この駆動回路３は、シリアルデ
ータから成る印画信号ＤＩを外部からのクロック信号Ｃ
ＬＫに同期して転送することによって、所定ビット数毎
にパラレルデータに変換して出力するシフトレジスタＳ
Ｒ１〜ＳＲｍ（ただし、ｍは１以上の自然数。以下同
じ）と、外部からのラッチ信号ＬＡＴによって、シフト
レジスタＳＲ１〜ＳＲｍの出力を記憶する複数のラッチ
回路Ｌ１〜Ｌｍと、外部からのストローブ信号ＳＴＢお
よび印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１〜
Ｌｍの出力を開閉する複数のゲート素子Ｇ１〜Ｇｍと、
外部からのセレクト信号ＳＥＬ１，ＳＥＬ２によって各
ゲート素子Ｇ１〜Ｇｍの出力を選択する複数のゲート素
子Ｓ１〜Ｓ２ｍと、各ゲート素子Ｓ１〜Ｓ２ｍの出力に
よって各発熱抵抗体に流れる電流を制御する複数のスイ
ッチング素子Ｔ１〜Ｔ２ｍと、各スイッチング素子Ｔ１
〜Ｔ２ｍの出力が３本に分岐してそれぞれ直列接続され
る電流制限用のダイオードＤ１〜Ｄ３ｎなどから構成さ
れる。たとえば、第１の駆動回路３の各ダイオードＤ１
〜Ｄ３ｎの他端は、図６および図７に示す電極パッドＴ
１〜Ｔ９２を介して発熱抵抗体Ｒ１〜Ｒ１９２に接続さ
れている。

【００３２】次に、図１０の駆動回路３が搭載されたサ
ーマルヘッドの動作について、図１１のタイミングチャ
ートを参照しながら説明する。まず、一走査線として形
成される１７２８画素分の印画信号のうち、第１〜第
３、第１０〜第１２、…、第１７２０〜第１７２２画素
のうちの奇数番の印画信号ＤＡＴＡが、クロック信号Ｃ
ＬＫに同期して、シフトレジスタＳＲ１〜ＳＲｍに入
力、転送され、各駆動回路３において計３２画素分の印
画信号ＤＡＴＡがパラレルデータに変換される。次に、
ラッチ信号ＬＡＴが反転して、シフトレジスタＳＲ１〜
ＳＲｍの出力が、各ラッチ回路Ｌ１〜Ｌｍに記憶され
る。

【００３３】次に、印画制御信号ＢＥＯがローレベルに
反転して、ストローブ信号ＳＴＢがローレベルに反転す
るとともに、セレクト信号ＳＥＬ１がローレベルに反転
して、共通電極ＶＨ１に電力を供給すると、各ラッチ回
路Ｌ１〜Ｌｍに記憶された印画信号ＤＡＴＡに基づい
て、各スイッチング素子Ｔ１〜Ｔ２ｍが選択的に導通状
態となり、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜Ｒ１２，
…，Ｒ１７２０〜Ｒ１７２２のうちの奇数番のものが選
択的に電流が流れて発熱し、記録媒体を加熱して一走査
線の１／６の部分の印画動作を行う。

【００３４】次に、ストローブ信号ＳＴＢがハイレベル
に反転した後、第１〜第３、第１０〜第１２、…、第１
７２０〜第１７２２画素のうちの偶数番の印画信号ＤＡ
ＴＡが、クロック信号ＣＬＫに同期してシフトレジスタ
ＳＲ１〜ＳＲｍに入力、転送され、各駆動回路３におい
て計３２画素分の印画信号ＤＡＴＡがパラレルデータに
変換される。次に、ラッチ信号ＬＡＴが反転して、シフ
トレジスタＳＲ１〜ＳＲｍの出力が各ラッチ回路Ｌ１〜
Ｌｍに記憶される。

【００３５】次に、ストローブ信号ＳＴＢがローレベル
に反転するとともに、セレクト信号ＳＥＬ２がローレベ
ルに反転すると、各ラッチ回路Ｌ１〜Ｌｍに記憶された
印画信号ＤＡＴＡに基づいて、各スイッチング素子Ｔ１
〜Ｔ２ｍが選択的に導通状態となり、発熱抵抗体Ｒ１〜
Ｒ３，Ｒ１０〜Ｒ１２，…，Ｒ１７２７〜Ｒ１７２２の
うちの偶数番のものに選択的に電流が流れて発熱し、記
録媒体を加熱して走査線の１／６の部分の印画動作を行
う。

【００３６】以下同様に、共通電極ＶＨ２に接続された
発熱抵抗体Ｒ４〜Ｒ６，Ｒ１３〜Ｒ１５，…，Ｒ１７２
３〜Ｒ１７２５のうちの奇数番のものがセレクト信号Ｓ
ＥＬ１によって選択、駆動され、偶数番のものがセレク
ト信号ＳＥＬ２によって選択、駆動される。さらに、共
通電極ＶＨ３に接続されたＲ７〜Ｒ９，Ｒ１６〜Ｒ１
８，…，Ｒ１７２６〜Ｒ１７２８のうちの奇数番のもの
がセレクト信号ＳＥＬ１によって選択、駆動され、偶数
番のものがセレクト信号ＳＥＬ２によって選択、駆動さ
れる。このように、複数のセレクト信号を用いることに
よって、シフトレジスタＳＲ１〜ＳＲｍ、ラッチ回路Ｌ
１〜Ｌｍ、ゲート素子Ｇ１〜Ｇｍの数を減らすことがで
きるため、駆動回路の小型化を図ることができる。

【００３７】図１２は、駆動回路３の他の例の電気的構
成を示す回路図である。この駆動回路３は、シリアルデ
ータから成る印画信号ＤＩを外部からのクロック信号Ｃ
ＬＫに同期して転送することによって、所定ビット数毎
にパラレルデータに変換して出力するシフトレジスタＳ
Ｒ１〜ＳＲｎと、外部からのラッチ信号ＬＡＴによっ
て、シフトレジスタＳＲ１〜ＳＲｎの出力を記憶する複
数のラッチ回路Ｌ１〜Ｌｎと、外部からのストローブ信
号ＳＴＢおよび印画制御信号ＢＥＯによって、各ラッチ
回路Ｌ１〜Ｌｎの出力を開閉する複数のゲート素子Ｇ１
〜Ｇｎと、外部からのセレクト信号ＳＥＬ１，ＳＥＬ
２，ＳＥＬ３によって各ゲート素子Ｇ１〜Ｇｎの出力を
選択する複数のゲート素子Ｓ１〜Ｓ３ｎと、各ゲート素
子Ｓ１〜Ｓ３ｎの出力によって各発熱抵抗体に流れる電
流を制御する複数のスイッチング素子Ｔ１〜Ｔ３ｎと、
各スイッチング素子Ｔ１〜Ｔ３ｎの出力に直列接続され
る電流制限用のダイオードＤ１〜Ｄ３ｎなどから構成さ
れる。たとえば、第１の駆動回路３の各ダイオードＤ１
〜Ｄ３ｎの他端は、図６および図７に示す電極パッドＰ
１〜Ｐ１９２を介して発熱抵抗体Ｒ１〜Ｒ１９２に結線
されている。

【００３８】次に、図１２の駆動回路３が搭載されたサ
ーマルヘッドの動作について、図１３のタイミングチャ
ートを参照しながら説明する。まず、一走査線として形
成される１７２８画素分の印画信号ＤＡＴＡのうち、第
１〜第３、第１０〜第１２、…、第１７２０〜第１７２
２画素の印画信号ＤＡＴＡが、クロック信号ＣＬＫに同
期してシフトレジスタＳＲ１〜ＳＲ２に入力、転送さ
れ、各駆動回路３において計６４画素分の印画信号ＤＡ
ＴＡがパラレルデータに変換される。次に、ラッチ信号
ＬＡＴが反転して、シフトレジスタＳＲ１〜ＳＲｎの出
力が、各ラッチ回路Ｌ１〜Ｌｎに記憶される。

【００３９】次に、印画制御信号ＢＥＯがローレベルに
反転して、ストローブ信号ＳＴＢがローレベルに反転す
るとともに、セレクト信号ＳＥＬ１がローレベルに反転
して共通電極ＶＨ１に電力を供給すると、各ラッチ回路
Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡに基づいて、
各スイッチング素子Ｔ１，Ｔ４，…，Ｔ３ｎ−２が選択
的に導通状態となり、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜
Ｒ１２，…，Ｒ１７２０〜Ｒ１７２２に選択的に電流が
流れて発熱し、記録媒体を加熱して一走査線の１／３の
部分の印画動作を行う。

【００４０】次に、ストローブ信号ＳＴＢがハイレベル
に反転した後、第４〜第６、第１３〜第１５、…、第１
７２３〜第１７２５画素の印画信号ＤＡＴＡがクロック
信号ＣＬＫに同期してシフトレジスタＳＲ１〜ＳＲｎに
入力、転送される。次に、ラッチ信号ＬＡＴが反転し
て、シフトレジスタＳＲ１〜ＳＲｎの出力が、各ラッチ
回路Ｌ１〜Ｌｎに記憶される。

【００４１】次に、ストローブ信号ＳＴＢがローレベル
に反転するとともに、セレクト信号ＳＥＬ２がローレベ
ルに反転して、共通電極ＶＨ２に電力を供給すると、各
ラッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡに
基づいて、各スイッチング素子Ｔ１〜Ｔ４，…，Ｔ３ｎ
−１が選択的に導通状態となり、発熱抵抗体Ｒ４〜Ｒ
６，Ｒ１３〜Ｒ１５，…，Ｒ１７２３〜Ｒ１７２５に選
択的に電流が流れて発熱し、記録媒体を加熱して一走査
線の１／３の部分の印画動作を行う。

【００４２】次に、ストローブ信号ＳＴＢがハイレベル
に反転した後、第７〜第９、第１６〜第１８、…、第１
７２６〜第１７２８画素の印画信号ＤＡＴＡがクロック
信号ＣＬＫに同期して、シフトレジスタＳＲ１〜ＳＲｎ
に入力、転送される。次に、ラッチ信号ＬＡＴが反転し
て、シフトレジスタＳＲ１〜ＳＲｎの出力が、各ラッチ
回路Ｌ１〜Ｌｎに記憶される。

【００４３】次に、ストローブ信号ＳＴＢがローレベル
に反転するとともに、セレクト信号ＳＥＬ３がローレベ
ルに反転して、共通電極ＶＨ３に電力を供給すると、各
ラッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡに
基づいて、各スイッチング素子Ｔ３，Ｔ６，…，Ｔ３ｎ
が選択的に導通状態となり、発熱抵抗体Ｒ７〜Ｒ９，Ｒ
１６〜Ｒ１８，…，Ｒ１７２６〜Ｒ１７２８に選択的に
電流が流れて発熱し、記録媒体を加熱して一走査線の１
／３の部分の印画動作を行う。このようにして一走査線
の印画が行われ、記録媒体を搬送しながら上述の動作を
繰返すことによって一連の画像が記録される。

【００４４】図１４は、駆動回路３の他の例の電気的構
成を示す回路図である。この駆動回路３は、シリアルデ
ータから成る印画信号ＤＩを外部からのクロック信号Ｃ
ＬＫに同期して転送することによって、所定ビット数毎
にパラレルデータに変換して出力するシフトレジスタＳ
Ｒ１〜ＳＲｎと、外部からのストローブ信号ＳＴＢおよ
び印画制御信号ＢＥＯによって各シフトレジスタＳＲ１
〜ＳＲｎの出力を開閉する複数のゲート素子Ｇ１〜Ｇｎ
と、各ゲート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体
２に流れる電流を制御する複数のスイッチング素子Ｔ１
〜Ｔｎと、各スイッチング素子Ｔ１〜Ｔｎの出力が３本
に分岐してそれぞれ直列接続される電流制限用のダイオ
ードＤ１〜Ｄ３ｎなどから構成される。たとえば、第１
の駆動回路３の各ダイオードＤ１〜Ｄ３ｎの他端は、図
６および図７に示す電極パッドＰ１〜Ｐ１９２を介して
発熱抵抗体Ｒ１〜Ｒ１９２に結線されている。

【００４５】次に、図１４の駆動回路３が搭載されたサ
ーマルヘッドの動作について、図１５のタイミングチャ
ートを参照しながら説明する。なお、２つのストローブ
信号ＳＴＢ１，ＳＴＢ２が用意され、たとえばストロー
ブ信号ＳＴＢ１は奇数番目の駆動回路３に入力され、ス
トローブ信号ＳＴＢ２は偶数番目の駆動回路３に入力さ
れるように、サーマルヘッドの結線が行われる。

【００４６】まず、一走査線として形成される１７２８
画素分の印画信号のうち、第１〜第３、第１０〜第１
２、…、第１７２０〜第１７２２画素の半分の印画信号
ＤＡＴＡがクロック信号ＣＬＫに同期してシフトレジス
タＳＲ１〜ＳＲｎに入力、転送され、各駆動回路３にお
いて計６４個分の印画信号ＤＡＴＡがパラレルデータに
変換される。次に、印画信号ＢＥＯがローレベルに反転
して、ストローブ信号ＳＴＢ１がローレベルに反転し、
さらに共通電極ＶＨ１に電力を供給すると、各シフトレ
ジスタＳＲ１〜ＳＲｎに格納された印画信号ＤＡＴＡに
基づいて、スイッチング素子Ｔ１〜Ｔｎが選択的に導通
状態となり、発熱抵抗体Ｒ１〜Ｒ３，Ｒ１０〜Ｒ１２，
…，Ｒ１７２０〜Ｒ１７２２のうちストローブ信号ＳＴ
Ｂ１が入力される駆動回路３に接続された発熱抵抗体に
選択的に電流が流れて発熱し、記録媒体を加熱して一走
査線の１／６の部分の印画動作を行う。

【００４７】次に、第１〜第３、第１０〜第１２、…、
第１７２０〜第１７２２画素の残りの半分の印画信号Ｄ
ＡＴＡが、クロック信号ＣＬＫに同期してシフトレジス
タＳＲ１〜ＳＲｎに入力、転送され、各駆動回路におい
て計６４個分の印画信号ＤＡＴＡがパラレルデータに変
換される。次に、ストローブ信号ＳＴＢ２がローレベル
に反転すると、各シフトレジスタＳＲ１〜ＳＲｎに格納
された印画信号ＤＡＴＡに基づいて、スイッチング素子
Ｔ１〜Ｔｎが選択的に導通状態となり、発熱抵抗体Ｒ１
〜Ｒ３，Ｒ１０〜Ｒ１２，…，Ｒ１７２０〜Ｒ１７２２
のうちストローブ信号ＳＴＢ２が入力されて駆動回路３
に接続された発熱抵抗体に選択的に電流が流れて発熱
し、記録媒体を加熱して一走査線の１／６の部分の印画
動作を行う。

【００４８】以下同様に、共通電極ＶＨ２に接続された
発熱抵抗体Ｒ４〜Ｒ６，Ｒ１３〜Ｒ１５，…，Ｒ１７２
３〜Ｒ１７２５が２つのセレクト信号ＳＥＬ１，ＳＥＬ
２によって時分割駆動される。さらに、共通電極ＶＨ３
に接続されたＲ７〜Ｒ９，Ｒ１６〜Ｒ１８，…，Ｒ１７
２６〜Ｒ１７２８が、同様に、２つのセレクト信号ＳＥ
Ｌ１，ＳＥＬ２によって時分割駆動される。このように
して、ラッチ回路を省略する構成を採ることによって、
駆動回路の小型化を図ることができる。

【００４９】

【発明の効果】以上詳説したように本発明によれば、サ
ーマルヘッドの基板に多層配線部を形成する必要がなく
なるとともに、駆動回路の個数を減らすことができるた
め、サーマルヘッドの製造コストの低減化、および製造
歩留りの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるサーマルヘッドを示す
斜視図である。

【図２】図１のサーマルヘッドの部分拡大平面図であ
る。

【図３】図１のＸ−Ｘ線に沿った断面図である。

【図４】図１のＹ−Ｙ線に沿った断面図である。

【図５】本発明の一実施例であるサーマルヘッドの電気
的構成を示す回路図である。

【図６】フリップチップである駆動回路３の電極パッド
の配置を示す底面図である。

【図７】各発熱抵抗体と駆動回路３の電極パッドとの結
線パターンを示す図５中Ａ付近の部分拡大図である。

【図８】駆動回路３の一例の電気的構成を示す回路図で
ある。

【図９】図８の駆動回路３の動作を示すタイミングチャ
ートである。

【図１０】駆動回路３の他の例の電気的構成を示す回路
図である。

【図１１】図１０の駆動回路３の動作を示すタイミング
チャートである。

【図１２】駆動回路３の他の例の電気的構成を示す回路
図である。

【図１３】図１２の駆動回路３の動作を示すタイミング
チャートである。

【図１４】駆動回路３の他の例の電気的構成を示す回路
図である。

【図１５】図１４の駆動回路３の動作を示すタイミング
チャートである。

【図１６】従来のサーマルヘッドの一例の電気的構成を
示す回路図である。

【図１７】図１６の駆動回路９の一例を示す回路図であ
る。

【図１８】図１７の駆動回路９の動作を示すタイミング
チャートである。

【図１９】従来のサーマルヘッドの他の例の電気的構成
を示す回路図である。

【符号の説明】

３駆動回路４ａ，４ｂ，４ｃ電極パッド列１４放熱器１５，１７基板１６接着層１８グレーズ層２０，２２スルーホール２１個別電極２３，２４導体３０発熱抵抗体層３１共通電極

Claims

【特許請求の範囲】

【請求項１】複数の発熱抵抗体と、シリアルデータから成る印画信号をパラレルデータに変
換するシフトレジスタ、ならびに前記シフトレジスタの
出力および外部からの制御信号に基づいて各発熱抵抗体
に流れる電流を制御する複数のスイッチング素子を有す
る駆動回路とを備えたサーマルヘッドにおいて、前記駆動回路が底面に複数の電極パッドを有するフリッ
プチップで構成され、かつ各スイッチング素子の制御信
号または各スイッチング素子の出力が複数分岐してお
り、当該出力が、各発熱抵抗体毎に対応して接続される
電極パッドにそれぞれ結線されていることを特徴とする
サーマルヘッド。