JPH06168155A - デバッグ方式 - Google Patents
デバッグ方式Info
- Publication number
- JPH06168155A JPH06168155A JP4319880A JP31988092A JPH06168155A JP H06168155 A JPH06168155 A JP H06168155A JP 4319880 A JP4319880 A JP 4319880A JP 31988092 A JP31988092 A JP 31988092A JP H06168155 A JPH06168155 A JP H06168155A
- Authority
- JP
- Japan
- Prior art keywords
- debug
- console
- software
- processors
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 共通なバスに複数のプロセッサが接続された
マルチプロセッサシステムにおいて、デバッガプログラ
ムを１種類として各プロセッサすべてに共通とし開発コ
ストの低減を図るとともに、複数のオペレータによる複
数プロセッサの組合せソフトウェア試験および同時ソフ
トウェア単体試験を可能としソフトウェア試験機能の優
れたデバッグ効率の高いソフトウェアのデバッグ方式を
得ることを目的としている。 【構成】 ソフトウェアデバッグの指示および表示を行
う複数のコンソール１ａ〜１ｍと、デバッガプログラム
５ａ〜５ｎおよびコンソールインタフェース回路４ａ〜
４ｎを備えたデバッグ対象の複数のプロセッサ２ａ〜２
ｎと、コンソール信号接続部３ａ〜３ｎを介して上記複
数のコンソール１ａ〜１ｍと複数のプロセッサ２ａ〜２
ｎ間を結ぶＮ：Ｎ通信可能なソフトウェアデバッグ用バ
ス８とを設けることで上記目的を達成する。
マルチプロセッサシステムにおいて、デバッガプログラ
ムを１種類として各プロセッサすべてに共通とし開発コ
ストの低減を図るとともに、複数のオペレータによる複
数プロセッサの組合せソフトウェア試験および同時ソフ
トウェア単体試験を可能としソフトウェア試験機能の優
れたデバッグ効率の高いソフトウェアのデバッグ方式を
得ることを目的としている。 【構成】 ソフトウェアデバッグの指示および表示を行
う複数のコンソール１ａ〜１ｍと、デバッガプログラム
５ａ〜５ｎおよびコンソールインタフェース回路４ａ〜
４ｎを備えたデバッグ対象の複数のプロセッサ２ａ〜２
ｎと、コンソール信号接続部３ａ〜３ｎを介して上記複
数のコンソール１ａ〜１ｍと複数のプロセッサ２ａ〜２
ｎ間を結ぶＮ：Ｎ通信可能なソフトウェアデバッグ用バ
ス８とを設けることで上記目的を達成する。
Description
【０００１】
【産業上の利用分野】この発明はマルチプロセッサシス
テムにおけるソフトウェアデバッグ方式に関するもので
ある。
テムにおけるソフトウェアデバッグ方式に関するもので
ある。
【０００２】
【従来の技術】図４は例えば特開昭６３−２１６１６２
号公報に示された従来のソフトウェアデバッグ方式を示
すブロック図である。図において、１はソフトウェアデ
バッグの指示および結果の表示などを行うコンソール、
２ａはマスタプロセッサ、２ｂ〜２ｎはスレイブプロセ
ッサ、３はマスタプロセッサ２ａに設けられたマルチプ
ロセッサシステム唯一のコンソール信号接続部、４はマ
スタプロセッサ２ａに設けられたマルチプロセッサシス
テム唯一のコンソールインタフェース回路、６ａ〜６ｎ
はマスタプロセッサ２ａおよびスレイブプロセッサ２ｂ
〜２ｎにて実行されるソフトウェアデバッグ対象の被試
験プログラム、７はマスタプロセッサ２ａおよびスレイ
ブプロセッサ２ｂ〜２ｎ間のデータ授受・実行制御など
を行うためのシステムバス、１５はマスタプロセッサ２
ａに実装されるマスタ用デバッガプログラム、１６ｂ〜
１６ｎはスレイブプロセッサ２ｂ〜２ｎに実装されるス
レイブ用デバッガプログラム、１７ａ〜１７ｎはデバッ
グ用のデータ授受を行うためにマスタプロセッサ２ａお
よびスレイブプロセッサ２ｂ〜２ｎに実装されたデバッ
グ用のプロセッサ間通信プログラム、１３はコンソール
１とマスタプロセッサ２ａ間を接続するソフトウェアデ
バッグ用通信路である。
号公報に示された従来のソフトウェアデバッグ方式を示
すブロック図である。図において、１はソフトウェアデ
バッグの指示および結果の表示などを行うコンソール、
２ａはマスタプロセッサ、２ｂ〜２ｎはスレイブプロセ
ッサ、３はマスタプロセッサ２ａに設けられたマルチプ
ロセッサシステム唯一のコンソール信号接続部、４はマ
スタプロセッサ２ａに設けられたマルチプロセッサシス
テム唯一のコンソールインタフェース回路、６ａ〜６ｎ
はマスタプロセッサ２ａおよびスレイブプロセッサ２ｂ
〜２ｎにて実行されるソフトウェアデバッグ対象の被試
験プログラム、７はマスタプロセッサ２ａおよびスレイ
ブプロセッサ２ｂ〜２ｎ間のデータ授受・実行制御など
を行うためのシステムバス、１５はマスタプロセッサ２
ａに実装されるマスタ用デバッガプログラム、１６ｂ〜
１６ｎはスレイブプロセッサ２ｂ〜２ｎに実装されるス
レイブ用デバッガプログラム、１７ａ〜１７ｎはデバッ
グ用のデータ授受を行うためにマスタプロセッサ２ａお
よびスレイブプロセッサ２ｂ〜２ｎに実装されたデバッ
グ用のプロセッサ間通信プログラム、１３はコンソール
１とマスタプロセッサ２ａ間を接続するソフトウェアデ
バッグ用通信路である。
【０００３】次に動作について説明する。コンソール１
からのソフトウェアデバッグの指示コマンドはソフトウ
ェアデバッグ用通信路１３、コンソール信号接続部３、
およびコンソールインタフェース回路４を経由してマス
タ用デバッガプログラム１５に伝えられる。マスタ用デ
バッガプログラム１５ではマスタプロセッサ２ａに実装
される被試験プログラム６ａに対するソフトウェアデバ
ッグを命ずる指示コマンドであればマスタデバッガプロ
グラム１５内のマスタプロセッサ２ａのデバッグに関す
る部分を実行し、その結果をコンソールインタフェース
回路４、コンソール信号接続部３、およびソフトウェア
デバッグ用通信路１３を経由してコンソール１へ表示
し、オペレータに知らせる。
からのソフトウェアデバッグの指示コマンドはソフトウ
ェアデバッグ用通信路１３、コンソール信号接続部３、
およびコンソールインタフェース回路４を経由してマス
タ用デバッガプログラム１５に伝えられる。マスタ用デ
バッガプログラム１５ではマスタプロセッサ２ａに実装
される被試験プログラム６ａに対するソフトウェアデバ
ッグを命ずる指示コマンドであればマスタデバッガプロ
グラム１５内のマスタプロセッサ２ａのデバッグに関す
る部分を実行し、その結果をコンソールインタフェース
回路４、コンソール信号接続部３、およびソフトウェア
デバッグ用通信路１３を経由してコンソール１へ表示
し、オペレータに知らせる。
【０００４】また、コンソール１からの指示コマンドが
スレイブプロセッサ２ｂ〜２ｎに実装されている被試験
プログラム６ｂ〜６ｎに対するソフトウェアデバッグを
命ずる指示コマンドであれば、マスタデバッガプログラ
ム１５はデバッグ用プロセッサ間通信プログラム１７ａ
〜１７ｎを介してスレイブ用デバッガプログラム１６ｂ
〜１６ｎにソフトウェアデバッグ指示コマンドを伝え
る。スレイブ用デバッガプログラム１６ｂ〜１６ｎはス
レイブプロセッサ２ｂ〜２ｎのデバッグに関する部分を
実行し、その結果をデバッグ用プロセッサ間通信プログ
ラム１７ａ〜１７ｎを介してマスタ用デバッガプログラ
ム１５に伝える。マスタ用デバッガプログラム１５はそ
の結果をコンソールインタフェース回路４、コンソール
信号接続部３、およびソフトウェアデバッグ用通信路１
３を経由してコンソール１へ表示してオペレータに知ら
せる。
スレイブプロセッサ２ｂ〜２ｎに実装されている被試験
プログラム６ｂ〜６ｎに対するソフトウェアデバッグを
命ずる指示コマンドであれば、マスタデバッガプログラ
ム１５はデバッグ用プロセッサ間通信プログラム１７ａ
〜１７ｎを介してスレイブ用デバッガプログラム１６ｂ
〜１６ｎにソフトウェアデバッグ指示コマンドを伝え
る。スレイブ用デバッガプログラム１６ｂ〜１６ｎはス
レイブプロセッサ２ｂ〜２ｎのデバッグに関する部分を
実行し、その結果をデバッグ用プロセッサ間通信プログ
ラム１７ａ〜１７ｎを介してマスタ用デバッガプログラ
ム１５に伝える。マスタ用デバッガプログラム１５はそ
の結果をコンソールインタフェース回路４、コンソール
信号接続部３、およびソフトウェアデバッグ用通信路１
３を経由してコンソール１へ表示してオペレータに知ら
せる。
【０００５】上記の処理を必要に応じて実行することに
より、オペレータはコンソール１を使用してマスタプロ
セッサ２ａおよびスレイブプロセッサ２ｂ〜２ｎに実装
されている被試験プログラム６ａ〜６ｎのソフトウェア
デバッグを実行することができる。
より、オペレータはコンソール１を使用してマスタプロ
セッサ２ａおよびスレイブプロセッサ２ｂ〜２ｎに実装
されている被試験プログラム６ａ〜６ｎのソフトウェア
デバッグを実行することができる。
【０００６】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムのソフトウェアデバッグ方式は以上のように
構成されているので、マスタ用デバッガプログラム１５
とスレイブ用デバッガプログラム１６ｂ〜１６ｎの２種
類のソフトウェアデバッグ用プログラムを用意しなけれ
ばならず、またデバッグ用のプロセッサ間通信プログラ
ム１７ａ〜１７ｎも必要であり開発コストが高くなると
いう問題点があった。
サシステムのソフトウェアデバッグ方式は以上のように
構成されているので、マスタ用デバッガプログラム１５
とスレイブ用デバッガプログラム１６ｂ〜１６ｎの２種
類のソフトウェアデバッグ用プログラムを用意しなけれ
ばならず、またデバッグ用のプロセッサ間通信プログラ
ム１７ａ〜１７ｎも必要であり開発コストが高くなると
いう問題点があった。
【０００７】さらに、コンソール信号接続部３およびコ
ンソールインタフェース回路４が１か所しかなくコンソ
ール１とプロセッサ間の通信方式が１：１通信であるた
め、コンソール１が１台しか接続できず複数のオペレー
タによる複数のプロセッサの組合せソフトウェア試験が
できないという問題点もあった。また、ソフトウェア単
体試験においても同一マルチプロセッサシステムにて複
数のオペレータが同時に作業できずソフトウェアのデバ
ッグ効率が悪いという問題点もあった。
ンソールインタフェース回路４が１か所しかなくコンソ
ール１とプロセッサ間の通信方式が１：１通信であるた
め、コンソール１が１台しか接続できず複数のオペレー
タによる複数のプロセッサの組合せソフトウェア試験が
できないという問題点もあった。また、ソフトウェア単
体試験においても同一マルチプロセッサシステムにて複
数のオペレータが同時に作業できずソフトウェアのデバ
ッグ効率が悪いという問題点もあった。
【０００８】この発明は上記のような課題を解決するた
めになされたものであり、デバッガプログラムを１種類
としてプロセッサすべてに共通とし開発コストの低いソ
フトウェアデバッグ方式を得ること、また、複数のオペ
レータによる複数プロセッサの組合せソフトウェア試験
および複数のオペレータによる同時ソフトウェア単体試
験を可能としソフトウェア試験機能の優れたデバッグ効
率の高いソフトウェアのデバッグ方式を得ることを目的
としている。
めになされたものであり、デバッガプログラムを１種類
としてプロセッサすべてに共通とし開発コストの低いソ
フトウェアデバッグ方式を得ること、また、複数のオペ
レータによる複数プロセッサの組合せソフトウェア試験
および複数のオペレータによる同時ソフトウェア単体試
験を可能としソフトウェア試験機能の優れたデバッグ効
率の高いソフトウェアのデバッグ方式を得ることを目的
としている。
【０００９】
【課題を解決するための手段】この発明に係るデバッグ
方式は、すべてのプロセッサにデバッガプログラムとコ
ンソールインタフェース回路を備え、複数のコンソール
と複数のプロセッサ間とを結ぶＮ：Ｎ通信可能なデバッ
グ用バスを備えたものである。
方式は、すべてのプロセッサにデバッガプログラムとコ
ンソールインタフェース回路を備え、複数のコンソール
と複数のプロセッサ間とを結ぶＮ：Ｎ通信可能なデバッ
グ用バスを備えたものである。
【００１０】
【作用】この発明におけるデバッグ方式は、すべてのプ
ロセッサにコンソールインタフェース回路を備えたこと
により、デバッガプログラムを１種類とすることができ
る。また、Ｎ：Ｎ通信可能なデバッグ用バスに複数のコ
ンソ−ルと複数のプロセッサが接続されているため、同
時に複数のオペレ−タによってソフトウェアのデバッグ
を行うことができる。
ロセッサにコンソールインタフェース回路を備えたこと
により、デバッガプログラムを１種類とすることができ
る。また、Ｎ：Ｎ通信可能なデバッグ用バスに複数のコ
ンソ−ルと複数のプロセッサが接続されているため、同
時に複数のオペレ−タによってソフトウェアのデバッグ
を行うことができる。
【００１１】
実施例１．図１は本発明の実施例１によるソフトウェア
のデバッグ方式を示すブロック図である。図において、
１ａ〜１ｍはソフトウェアデバッグの指示および結果の
表示などを行う複数のコンソール、３ａ〜３ｎはプロセ
ッサ２ａ〜２ｎに各々実装されるコンソール信号接続
部、４ａ〜４ｎはプロセッサ２ａ〜２ｎに各々実装され
るコンソールインタフェース回路、５ａ〜５ｎはプロセ
ッサ２ａ〜２ｎに各々実装されるデバッガプログラム、
８は複数のコンソールと複数のプロセッサ間を結ぶＮ：
Ｎ通信可能なソフトウェアデバッグ用バスである。その
他の図４と同一符号を付したものは上記従来のものと同
一または同種のものである。
のデバッグ方式を示すブロック図である。図において、
１ａ〜１ｍはソフトウェアデバッグの指示および結果の
表示などを行う複数のコンソール、３ａ〜３ｎはプロセ
ッサ２ａ〜２ｎに各々実装されるコンソール信号接続
部、４ａ〜４ｎはプロセッサ２ａ〜２ｎに各々実装され
るコンソールインタフェース回路、５ａ〜５ｎはプロセ
ッサ２ａ〜２ｎに各々実装されるデバッガプログラム、
８は複数のコンソールと複数のプロセッサ間を結ぶＮ：
Ｎ通信可能なソフトウェアデバッグ用バスである。その
他の図４と同一符号を付したものは上記従来のものと同
一または同種のものである。
【００１２】本実施例の動作を説明する。まず、コンソ
ール１ａからプロセッサ２ａに実装されている被試験プ
ログラム６ａのソフトウェアデバッグを行う場合には、
オペレータの操作によりソフトウェアデバッグの指示コ
マンドはソフトウェアデバッグ用バス８、コンソール信
号接続部３ａ，およびコンソールインタフェース回路４
ａを経由してデバッガプログラム５ａに伝えられる。デ
バッガプログラム５ａは指示コマンドの内容に対応した
処理を行い、その結果をコンソールインタフェース回路
４ａ、コンソール信号接続部３ａ、およびソフトウェア
デバッグ用バス８を経由してコンソール１ａへ表示し、
オペレータに知らせる。また、コンソール１ａからプロ
セッサ２ｂ〜２ｎに実装されている被試験プログラム６
ｂ〜６ｎのソフトウェアデバッグを行う場合も上記と同
様にして行う。さらに、コンソール１ｂ〜１ｍよりプロ
セッサ２ａ〜２ｎに実装されている被試験プログラム６
ａ〜６ｎのソフトウェアデバッグを行う場合も同様であ
る。
ール１ａからプロセッサ２ａに実装されている被試験プ
ログラム６ａのソフトウェアデバッグを行う場合には、
オペレータの操作によりソフトウェアデバッグの指示コ
マンドはソフトウェアデバッグ用バス８、コンソール信
号接続部３ａ，およびコンソールインタフェース回路４
ａを経由してデバッガプログラム５ａに伝えられる。デ
バッガプログラム５ａは指示コマンドの内容に対応した
処理を行い、その結果をコンソールインタフェース回路
４ａ、コンソール信号接続部３ａ、およびソフトウェア
デバッグ用バス８を経由してコンソール１ａへ表示し、
オペレータに知らせる。また、コンソール１ａからプロ
セッサ２ｂ〜２ｎに実装されている被試験プログラム６
ｂ〜６ｎのソフトウェアデバッグを行う場合も上記と同
様にして行う。さらに、コンソール１ｂ〜１ｍよりプロ
セッサ２ａ〜２ｎに実装されている被試験プログラム６
ａ〜６ｎのソフトウェアデバッグを行う場合も同様であ
る。
【００１３】また、上記動作を同時に行うことにより、
複数のオペレータによる複数の被試験プログラムのソフ
トウェアデバッグを行うことができる。すなわちコンソ
ール１ａによる被試験プログラム６ａのソフトウェアデ
バッグ、コンソール１ｂによる被試験プログラヌ６ｂの
ソフトウェアデバッグ、コンソール１ｍによる被試験プ
ログラム６ｍのソフトウェアデバッグというような形で
同時にソフトウェアデバッグを行うことができる。
複数のオペレータによる複数の被試験プログラムのソフ
トウェアデバッグを行うことができる。すなわちコンソ
ール１ａによる被試験プログラム６ａのソフトウェアデ
バッグ、コンソール１ｂによる被試験プログラヌ６ｂの
ソフトウェアデバッグ、コンソール１ｍによる被試験プ
ログラム６ｍのソフトウェアデバッグというような形で
同時にソフトウェアデバッグを行うことができる。
【００１４】実施例２．図２は本発明の実施例２による
ソフトウェアデバッグ方式を示すブロック図である。図
において、９はシステム内のプロセッサ間を結ぶＮ：Ｎ
通信可能な内部ソフトウエアデバッグ用バスであり、コ
ンソール信号接続部３を介してソフトウェアデバッグ用
バス８と接続される。その他のものは同一符号を付して
図１および図４に示したものと同一または同種のもので
ある。
ソフトウェアデバッグ方式を示すブロック図である。図
において、９はシステム内のプロセッサ間を結ぶＮ：Ｎ
通信可能な内部ソフトウエアデバッグ用バスであり、コ
ンソール信号接続部３を介してソフトウェアデバッグ用
バス８と接続される。その他のものは同一符号を付して
図１および図４に示したものと同一または同種のもので
ある。
【００１５】本実施例の動作は、コンソール１ａ〜１ｍ
とデバッガプログラム５ａ〜５ｎとの通信経路がソフト
ウェアデバッグ用バス８とコンソール信号接続部３およ
び内部ソフトウエアデバッグ用バス９となることを除い
て実施例１の動作とまったく同一である。このように、
マルチプロセッサシステム内部に各プロセッサ間を接続
する内部ソフトウェアデバッグ用バス９を備えたことに
より、コンソール接続部３が１個で済み、且つ、コンソ
ール１ａ〜１ｍとマルチプロセッサシステムとの接続が
容易となるという効果がある。
とデバッガプログラム５ａ〜５ｎとの通信経路がソフト
ウェアデバッグ用バス８とコンソール信号接続部３およ
び内部ソフトウエアデバッグ用バス９となることを除い
て実施例１の動作とまったく同一である。このように、
マルチプロセッサシステム内部に各プロセッサ間を接続
する内部ソフトウェアデバッグ用バス９を備えたことに
より、コンソール接続部３が１個で済み、且つ、コンソ
ール１ａ〜１ｍとマルチプロセッサシステムとの接続が
容易となるという効果がある。
【００１６】実施例３．図３は本発明の実施例３による
ソフトウェアデバッグ方式を示すブロック図であり、本
実施例は上記図２に示す実施例２を複数の群に分割可能
に構成したものである。図において、８ａ，８ｂはそれ
ぞれ独立したソフトウェアデバッグ用バス、９ａ，９ｂ
は内部ソフトウェアデバッグ用バス、１０はシステム拡
張モジュール、１１は内部ソフトウェアデバッグ用バス
９ａ，９ｂを切り離すためのスイッチ回路、１２は増設
コンソール信号接続部である。その他のものは同一符号
を付して図２に示したものと同一または同種のものであ
る。
ソフトウェアデバッグ方式を示すブロック図であり、本
実施例は上記図２に示す実施例２を複数の群に分割可能
に構成したものである。図において、８ａ，８ｂはそれ
ぞれ独立したソフトウェアデバッグ用バス、９ａ，９ｂ
は内部ソフトウェアデバッグ用バス、１０はシステム拡
張モジュール、１１は内部ソフトウェアデバッグ用バス
９ａ，９ｂを切り離すためのスイッチ回路、１２は増設
コンソール信号接続部である。その他のものは同一符号
を付して図２に示したものと同一または同種のものであ
る。
【００１７】本実施例の動作を説明する。スイッチ回路
１１が閉じている場合は内部ソフトウェアデバッグ用バ
ス９ａと内部ソフトウェアデバッグ用バス９ｂは接続さ
れており、コンソール１ａ〜１ｍとデバッガプログラム
５ａ〜５ｎとの通信経路がソフトウェアデバッグ用バス
８ａ，８ｂとコンソール信号接続部３と増設コンソール
信号接続部１２とスイッチ回路１１および内部ソフトウ
ェアデバッグ用バス９ａ，９ｂとなることを除いて実施
例２の動作とまったく同一である。スイッチ回路１１が
開いている場合は、内部ソフトウェアデバッグ用バス９
ａと内部ソフトウェアデバッグ用バス９ｂは切り離さ
れ、コンソール１ａ〜１ｇとコンソール１（ｇ＋１）〜
１ｍがまったく独立に動作できることになる。すなわ
ち、コンソール１ａ〜１ｇの操作による内部ソフトウェ
アデバッグ用バス９ａの高負荷状態の影響が内部ソフト
ウェアデバッグ用バス９ｂの負荷状態に影響せず、コン
ソール１（ｇ＋１）〜１ｍの操作による内部ソフトウェ
アデバッグ用バス９ｂの高負荷状態の影響が内部ソフト
ウェアデバッグ用バス９ａの負荷状態に影響しない。こ
のように、内部ソフトウェアデバッグ用バス９ａ，９ｂ
を切り離すスイッチ回路１１と増設コンソール接続部１
２を必要時にマルチプロセッサシステムに追加して複数
の群に分割可能にすることにより、他のオペレータの作
業にまったく影響を受けずに独立にソフトウェアデバッ
グが可能となりソフトウェア単体試験の効率がアップす
るという効果がある。
１１が閉じている場合は内部ソフトウェアデバッグ用バ
ス９ａと内部ソフトウェアデバッグ用バス９ｂは接続さ
れており、コンソール１ａ〜１ｍとデバッガプログラム
５ａ〜５ｎとの通信経路がソフトウェアデバッグ用バス
８ａ，８ｂとコンソール信号接続部３と増設コンソール
信号接続部１２とスイッチ回路１１および内部ソフトウ
ェアデバッグ用バス９ａ，９ｂとなることを除いて実施
例２の動作とまったく同一である。スイッチ回路１１が
開いている場合は、内部ソフトウェアデバッグ用バス９
ａと内部ソフトウェアデバッグ用バス９ｂは切り離さ
れ、コンソール１ａ〜１ｇとコンソール１（ｇ＋１）〜
１ｍがまったく独立に動作できることになる。すなわ
ち、コンソール１ａ〜１ｇの操作による内部ソフトウェ
アデバッグ用バス９ａの高負荷状態の影響が内部ソフト
ウェアデバッグ用バス９ｂの負荷状態に影響せず、コン
ソール１（ｇ＋１）〜１ｍの操作による内部ソフトウェ
アデバッグ用バス９ｂの高負荷状態の影響が内部ソフト
ウェアデバッグ用バス９ａの負荷状態に影響しない。こ
のように、内部ソフトウェアデバッグ用バス９ａ，９ｂ
を切り離すスイッチ回路１１と増設コンソール接続部１
２を必要時にマルチプロセッサシステムに追加して複数
の群に分割可能にすることにより、他のオペレータの作
業にまったく影響を受けずに独立にソフトウェアデバッ
グが可能となりソフトウェア単体試験の効率がアップす
るという効果がある。
【００１８】なお、本実施例３においては、群内のプロ
セッサあるいはコンソールは１台のみであってもよく、
また、ソフトウェアデバッグ用バス８ａ，８ｂは必ずし
も独立して設ける必要はないことは言うまでもない。
セッサあるいはコンソールは１台のみであってもよく、
また、ソフトウェアデバッグ用バス８ａ，８ｂは必ずし
も独立して設ける必要はないことは言うまでもない。
【００１９】
【発明の効果】以上のように本発明によれば、すべての
プロセッサにデバッガプログラムプログラムとコンソー
ルインタフェース回路を備え、複数のコンソールと複数
のプロセッサ間を結ぶＮ：Ｎ通信可能なソフトウェアデ
バッグ用バスを備えたことにより１種類のデバッガプロ
グラムによりマルチプロセッサのソフトウェアデバッグ
が可能となり、デバッガプログラムの開発コストが安く
なるという効果がある。また、複数のコンソールが同時
に接続可能であり、複数のオペレータによる複数プロセ
ッサの組合せソフトウェア試験および複数のオペレータ
による同時に行うソフトウェア単体試験が実現できソフ
トウェアのデバッグ効率がアップするという効果もあ
る。
プロセッサにデバッガプログラムプログラムとコンソー
ルインタフェース回路を備え、複数のコンソールと複数
のプロセッサ間を結ぶＮ：Ｎ通信可能なソフトウェアデ
バッグ用バスを備えたことにより１種類のデバッガプロ
グラムによりマルチプロセッサのソフトウェアデバッグ
が可能となり、デバッガプログラムの開発コストが安く
なるという効果がある。また、複数のコンソールが同時
に接続可能であり、複数のオペレータによる複数プロセ
ッサの組合せソフトウェア試験および複数のオペレータ
による同時に行うソフトウェア単体試験が実現できソフ
トウェアのデバッグ効率がアップするという効果もあ
る。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例２を示すブロック図である。
【図３】本発明の実施例３を示すブロック図である。
【図４】従来のソフトウェアデバッグ方式を示すブロッ
ク図である。
ク図である。
１ａ〜１ｍ コンソール ２ａ〜２ｎ プロセッサ ３ａ〜３ｎ コンソール信号接続部 ４ａ〜４ｎ コンソールインタフェース回路 ５ａ〜５ｎ デバッガプログラム ６ａ〜６ｎ 被試験プログラム ７ システムバス ８ ソフトウェアデバッグ用バス
Claims (3)
- 【請求項１】 共通なバスに複数のプロセッサが接続さ
れて構成されるマルチプロセッサシステムの各プロセッ
サのソフトウェアのデバッグを実行するデバッグ方式で
あって、上記各プロセッサにそれぞれ設けられたデバッ
ガプログラムおよびコンソールインタフェース回路と、
これらのコンソールインタフェース回路にコンソール信
号接続部を介して接続されたＮ：Ｎ通信可能なデバッグ
用バスと、このデバッグ用バスに接続され上記各プロセ
ッサのソフトウェアのデバッグの指示および表示を行う
複数のコンソールとを備えたデバッグ方式。 - 【請求項２】 共通なバスに複数のプロセッサが接続さ
れて構成されるマルチプロセッサシステムの各プロセッ
サのソフトウェアのデバッグを実行するデバッグ方式で
あって、上記各プロセッサにそれぞれ設けられたデバッ
ガプログラムおよびコンソールインタフェース回路と、
これらのコンソールインタフェース回路間を接続する
Ｎ：Ｎ通信可能な内部デバッグ用バスと、この内部デバ
ッグ用バスにコンソール信号接続部を介して接続された
Ｎ：Ｎ通信可能なデバッグ用バスと、このデバッグ用バ
スに接続され上記各プロセッサのソフトウェアのデバッ
グの指示および表示を行う複数のコンソールとを備えた
デバッグ方式。 - 【請求項３】 共通なバスに複数のプロセッサが接続さ
れて構成されるマルチプロセッサシステムの各プロセッ
サのソフトウェアのデバッグを実行するデバッグ方式で
あって、上記各プロセッサにそれぞれ設けられたデバッ
ガプログラムおよびコンソールインタフェース回路と、
これらのコンソールインタフェース回路間を複数の群に
分割可能に接続するＮ：Ｎ通信可能な内部デバッグ用バ
スと、この内部デバッグ用バスの上記群毎にそれぞれコ
ンソール信号接続部を介して接続されたＮ：Ｎ通信可能
なデバッグ用バスと、このデバッグ用バスに接続され上
記各プロセッサのソフトウェアのデバッグの指示および
表示を行うコンソールとを備えたデバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319880A JPH06168155A (ja) | 1992-11-30 | 1992-11-30 | デバッグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319880A JPH06168155A (ja) | 1992-11-30 | 1992-11-30 | デバッグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168155A true JPH06168155A (ja) | 1994-06-14 |
Family
ID=18115272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319880A Pending JPH06168155A (ja) | 1992-11-30 | 1992-11-30 | デバッグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126358A (ja) * | 1984-07-17 | 1986-02-05 | Nec Corp | ソフトウエア検査システム |
| JPS63158660A (ja) * | 1986-12-23 | 1988-07-01 | Fanuc Ltd | マルチプロセツサバス制御方式 |
| JPH03268159A (ja) * | 1990-03-19 | 1991-11-28 | Fujitsu Ltd | 保守用コンソール接続方式 |
-
1992
- 1992-11-30 JP JP4319880A patent/JPH06168155A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126358A (ja) * | 1984-07-17 | 1986-02-05 | Nec Corp | ソフトウエア検査システム |
| JPS63158660A (ja) * | 1986-12-23 | 1988-07-01 | Fanuc Ltd | マルチプロセツサバス制御方式 |
| JPH03268159A (ja) * | 1990-03-19 | 1991-11-28 | Fujitsu Ltd | 保守用コンソール接続方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8589879B2 (en) | 2005-06-22 | 2013-11-19 | Nec Corporation | Debugging system, debugging method, and program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06168155A (ja) | デバッグ方式 | |
| WO2000025210A9 (en) | Integrated software development and debug environment | |
| JP3394834B2 (ja) | マルチプロセッサシステムを構成する装置のデバッグ方式 | |
| JPS62160543A (ja) | エミユレータ | |
| JP2543843B2 (ja) | マルチプロセツサシステム | |
| JPH08166815A (ja) | プラント監視制御システム | |
| JP3179388B2 (ja) | 情報処理装置の診断回路および診断方法 | |
| JPH11154296A (ja) | インタフェース盤 | |
| JPH03268159A (ja) | 保守用コンソール接続方式 | |
| SU1383366A1 (ru) | Устройство дл диагностики трехмашинного вычислительного комплекса | |
| JPS63174160A (ja) | マルチプロセツサシステムのデバツグ方法 | |
| JPS60245052A (ja) | デ−タ処理システム | |
| JPH0192847A (ja) | デバック制御方式 | |
| JPS63231542A (ja) | デバツガ装置 | |
| JPS63249231A (ja) | プロセツサ間通信を利用したデバツグ方式 | |
| JPH0298763A (ja) | データ処理装置 | |
| JPS61112246A (ja) | 操作制御方式 | |
| JPS62212739A (ja) | 大規模集積回路 | |
| JP2006302162A (ja) | マルチプロセッサシステム | |
| JPS61221836A (ja) | 情報処理装置 | |
| JPS6326741A (ja) | デ−タ処理装置の試験装置 | |
| JPS627582B2 (ja) | ||
| JPS63106051A (ja) | マイクロコンピユ−タ開発支援装置 | |
| JPH10260762A (ja) | 通信用ｌｓｉ | |
| JPS6376023A (ja) | マイクロプロセツサ |