JPH06168959A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06168959A JPH06168959A JP19710893A JP19710893A JPH06168959A JP H06168959 A JPH06168959 A JP H06168959A JP 19710893 A JP19710893 A JP 19710893A JP 19710893 A JP19710893 A JP 19710893A JP H06168959 A JPH06168959 A JP H06168959A
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- insulating film
- layer
- film
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Abstract
(57)【要約】
【目的】 ゲート長が短縮したＴ型ゲート電極を有する
半導体装置を効率よく製造することができる半導体装置
の製造方法を得る。 【構成】 化合物半導体基板１上に絶縁膜２を形成し、
該絶縁膜２の所定領域に開口２ａを形成し、次いで化合
物半導体基板１の全面に対して所定膜厚の金属膜３を形
成した後、該開口２ａをレジスト膜４で埋込み、次い
で、上記開口２ａにおける絶縁膜２の端部の側壁２ｂに
沿って形成された上記金属膜３の上部に開口５ａが位置
するようにレジストパターン５を形成し、該レジストパ
ターン５と上記レジスト膜４をマスクにして上記金属膜
３（３ｂ）をエッチング除去し、この後、ゲート電極形
成用金属６を蒸着，リフトオフして、ゲート電極６ａを
形成する。
半導体装置を効率よく製造することができる半導体装置
の製造方法を得る。 【構成】 化合物半導体基板１上に絶縁膜２を形成し、
該絶縁膜２の所定領域に開口２ａを形成し、次いで化合
物半導体基板１の全面に対して所定膜厚の金属膜３を形
成した後、該開口２ａをレジスト膜４で埋込み、次い
で、上記開口２ａにおける絶縁膜２の端部の側壁２ｂに
沿って形成された上記金属膜３の上部に開口５ａが位置
するようにレジストパターン５を形成し、該レジストパ
ターン５と上記レジスト膜４をマスクにして上記金属膜
３（３ｂ）をエッチング除去し、この後、ゲート電極形
成用金属６を蒸着，リフトオフして、ゲート電極６ａを
形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にゲート電極（以下、単にゲートと
も言う。）の形成工程の改良に関するものである。
製造方法に関し、特にゲート電極（以下、単にゲートと
も言う。）の形成工程の改良に関するものである。
【０００２】
【従来の技術】図１１は、従来の化合物半導体装置の製
造工程におけるＴ型ゲート電極の形成工程を示す工程別
断面図であり、図において、１は化合物半導体基板、１
ａはリセス、２は絶縁膜、６はゲート電極形成金属、６
ａはＴ型ゲート電極、７は電子ビーム露光用レジスト
膜、８は光学露光用レジスト膜、７ａ，８ａは開口であ
る。
造工程におけるＴ型ゲート電極の形成工程を示す工程別
断面図であり、図において、１は化合物半導体基板、１
ａはリセス、２は絶縁膜、６はゲート電極形成金属、６
ａはＴ型ゲート電極、７は電子ビーム露光用レジスト
膜、８は光学露光用レジスト膜、７ａ，８ａは開口であ
る。
【０００３】以下、Ｔ型ゲート電極の形成工程を説明す
る。先ず、図１１(a) に示すように、化合物半導体基板
１上に、電子ビーム露光用レジスト膜７と光学露光用レ
ジスト膜８とをこの順に成膜する。尚、この成膜時、電
子ビーム露光用レジストと光学露光用レジストとがミキ
シングしない（互いに混合し合わない）ようにする必要
があり、即ち、電子ビーム露光用レジスト（正確にはレ
ジスト中の樹脂成分）が、光学露光用レジスト（正確に
はレジスト中の溶剤成分）に対して溶解しないことが必
要であり、これら電子ビーム露光用レジストと光学露光
用レジストとしては、このような条件を満足できる樹脂
及び溶剤等で構成されたレジストが用いられる。次に、
光学露光用レジスト膜８に対して、光学露光装置から所
定の露光パターンを照射し、所定の現像液で現像するこ
とにより、図１１(b) に示すように、光学露光用レジス
ト膜８に開口幅の大きい第１の開口８ａを形成する。次
に、電子ビーム露光装置から、この第１の開口８ａを通
して、電子ビーム露光用レジスト膜７の所定部分に電子
ビームを照射し、所定の現像液で現像することにより、
図１１(c) に示すように、開口幅の小さい第２の開口７
ａを形成する。次に、図１１(d) に示すように、上記第
１，第２の開口８ａ，７ａが形成された光学露光用レジ
スト膜８と電子ビーム露光用レジスト膜７をマスクにし
て、上記化合物半導体基板１をエッチングしてリセス１
ａを形成する。次に、図１１(e) に示すように、基板の
全面に対してゲート電極形成用金属ｂを蒸着し、リフト
オフすると、図１１(f) に示すように、Ｔ型ゲート電極
６ａが形成される。
る。先ず、図１１(a) に示すように、化合物半導体基板
１上に、電子ビーム露光用レジスト膜７と光学露光用レ
ジスト膜８とをこの順に成膜する。尚、この成膜時、電
子ビーム露光用レジストと光学露光用レジストとがミキ
シングしない（互いに混合し合わない）ようにする必要
があり、即ち、電子ビーム露光用レジスト（正確にはレ
ジスト中の樹脂成分）が、光学露光用レジスト（正確に
はレジスト中の溶剤成分）に対して溶解しないことが必
要であり、これら電子ビーム露光用レジストと光学露光
用レジストとしては、このような条件を満足できる樹脂
及び溶剤等で構成されたレジストが用いられる。次に、
光学露光用レジスト膜８に対して、光学露光装置から所
定の露光パターンを照射し、所定の現像液で現像するこ
とにより、図１１(b) に示すように、光学露光用レジス
ト膜８に開口幅の大きい第１の開口８ａを形成する。次
に、電子ビーム露光装置から、この第１の開口８ａを通
して、電子ビーム露光用レジスト膜７の所定部分に電子
ビームを照射し、所定の現像液で現像することにより、
図１１(c) に示すように、開口幅の小さい第２の開口７
ａを形成する。次に、図１１(d) に示すように、上記第
１，第２の開口８ａ，７ａが形成された光学露光用レジ
スト膜８と電子ビーム露光用レジスト膜７をマスクにし
て、上記化合物半導体基板１をエッチングしてリセス１
ａを形成する。次に、図１１(e) に示すように、基板の
全面に対してゲート電極形成用金属ｂを蒸着し、リフト
オフすると、図１１(f) に示すように、Ｔ型ゲート電極
６ａが形成される。
【０００４】一方、図１２は特開昭６３−１７４３７４
号公報又はI.Hanya らがエレクトロニクスレターズ第２
４巻１９８８年１３２７頁（Electronics Letters 24(1
988)1327 ）に発表したＨＥＭＴ（High Electron Mobil
ity Transistor ）の製造工程を示す工程別断面図であ
り、図において、２１はＧａＡｓバッファ層、２２はｉ
−ＧａＡｓ層、２３はｎ−ＡｌＧａＡｓ層、２４はｎ+
−ＧａＡｓ層、２５，２８は絶縁膜、２６はレジストパ
ターン、２９は高融点金属薄膜、３０は低抵抗金属薄
膜、３１はオーミック金属薄膜である。
号公報又はI.Hanya らがエレクトロニクスレターズ第２
４巻１９８８年１３２７頁（Electronics Letters 24(1
988)1327 ）に発表したＨＥＭＴ（High Electron Mobil
ity Transistor ）の製造工程を示す工程別断面図であ
り、図において、２１はＧａＡｓバッファ層、２２はｉ
−ＧａＡｓ層、２３はｎ−ＡｌＧａＡｓ層、２４はｎ+
−ＧａＡｓ層、２５，２８は絶縁膜、２６はレジストパ
ターン、２９は高融点金属薄膜、３０は低抵抗金属薄
膜、３１はオーミック金属薄膜である。
【０００５】ところで、ＨＥＭＴは電子が走行する結晶
領域（ＧａＡｓ系ＨＥＭＴの場合はｉ−ＧａＡｓ，Ｉｎ
Ｐ系ＨＥＭＴの場合はｉ−ＩｎＧａＡｓ）と、電子を供
給する結晶領域（ＧａＡｓ系ＨＥＭＴの場合はｎ−Ａｌ
ＧａＡｓ，ＩｎＰ系ＨＥＭＴの場合はプレーナードープ
したＡｌＩｎＡｓ）とをヘテロ接合で空間的に分離し
て、電子がドナー不純物で散乱されるのを減らし、これ
によって、電子移動度を向上させて高速性を実現したデ
バイスである。ＨＥＭＴの高周波特性である遮断周波数
ｆt ，最大発振周波数ｆmax 及び単方向電力利得（unil
ateral gain ）Ｕの向上，或いは、雑音指数Ｆ0 の低減
のためには、ゲート長の短縮，ソース抵抗及びゲート抵
抗の低減が必要である。また、ＨＥＭＴにおいて信頼性
を向上させるためには、ゲート電極を高融点金属で形成
するのが一般的である。
領域（ＧａＡｓ系ＨＥＭＴの場合はｉ−ＧａＡｓ，Ｉｎ
Ｐ系ＨＥＭＴの場合はｉ−ＩｎＧａＡｓ）と、電子を供
給する結晶領域（ＧａＡｓ系ＨＥＭＴの場合はｎ−Ａｌ
ＧａＡｓ，ＩｎＰ系ＨＥＭＴの場合はプレーナードープ
したＡｌＩｎＡｓ）とをヘテロ接合で空間的に分離し
て、電子がドナー不純物で散乱されるのを減らし、これ
によって、電子移動度を向上させて高速性を実現したデ
バイスである。ＨＥＭＴの高周波特性である遮断周波数
ｆt ，最大発振周波数ｆmax 及び単方向電力利得（unil
ateral gain ）Ｕの向上，或いは、雑音指数Ｆ0 の低減
のためには、ゲート長の短縮，ソース抵抗及びゲート抵
抗の低減が必要である。また、ＨＥＭＴにおいて信頼性
を向上させるためには、ゲート電極を高融点金属で形成
するのが一般的である。
【０００６】この図１２に示すＨＥＭＴの製造工程は、
このような特性向上を達成するために提案されたもので
ある。以下、この製造工程を詳しく説明する。先ず、図
１２(a) に示すように、ＧａＡｓバッファ層２１，ｉ−
ＧａＡｓ層２２，ｎ−ＡｌＧａＡｓ層２３，及び，ｎ+
−ＧａＡｓ層２４からなる化合物半導体基板（尚、こで
はＧａＡｓバッファ層２１下の半絶縁性ＧａＡｓ基板は
省略してある。）上に、例えばＳｉＯ2 からなる絶縁膜
２５をプラズマＣＶＤ等で３０００オングストローム程
度被着し、この絶縁膜２５上に幅０．５μｍの開口パタ
ーンを有するレジストパターン２６を形成する。
このような特性向上を達成するために提案されたもので
ある。以下、この製造工程を詳しく説明する。先ず、図
１２(a) に示すように、ＧａＡｓバッファ層２１，ｉ−
ＧａＡｓ層２２，ｎ−ＡｌＧａＡｓ層２３，及び，ｎ+
−ＧａＡｓ層２４からなる化合物半導体基板（尚、こで
はＧａＡｓバッファ層２１下の半絶縁性ＧａＡｓ基板は
省略してある。）上に、例えばＳｉＯ2 からなる絶縁膜
２５をプラズマＣＶＤ等で３０００オングストローム程
度被着し、この絶縁膜２５上に幅０．５μｍの開口パタ
ーンを有するレジストパターン２６を形成する。
【０００７】次に、図１２(b) に示すように、レジスト
パターン２６をマスクにしてＣＨＦ3 ，ＣＦ4 等を用い
た反応性イオンエッチング（以下、ＲＩＥと称す。）に
より絶縁膜２５に開口を形成し、続いてレジストパター
ン２６及びこの開口が形成された絶縁膜２５をマスクに
して、例えばＳｉＣｌ4 ＋ＳＦ6 によるＲＩＥにより、
ｎ−ＡｌＧａＡｓ層２３をエッチングすることなくｎ+
−ＧａＡｓ２４のみを選択的にエッチングする。この
際、図では絶縁膜２５の開口に対してｎ+ −ＧａＡｓ層
２４がサイドエッチングされていない状態を示している
が、サイドエッチングは上記エッチング時のバイアス電
圧を変えることにより、容易に行うことができる。
パターン２６をマスクにしてＣＨＦ3 ，ＣＦ4 等を用い
た反応性イオンエッチング（以下、ＲＩＥと称す。）に
より絶縁膜２５に開口を形成し、続いてレジストパター
ン２６及びこの開口が形成された絶縁膜２５をマスクに
して、例えばＳｉＣｌ4 ＋ＳＦ6 によるＲＩＥにより、
ｎ−ＡｌＧａＡｓ層２３をエッチングすることなくｎ+
−ＧａＡｓ２４のみを選択的にエッチングする。この
際、図では絶縁膜２５の開口に対してｎ+ −ＧａＡｓ層
２４がサイドエッチングされていない状態を示している
が、サイドエッチングは上記エッチング時のバイアス電
圧を変えることにより、容易に行うことができる。
【０００８】次に、上記レジストパターン２６をＯ2 ア
ッシャや有機溶剤で除去した後、図１２(c) に示すよう
に、絶縁膜２５の上面と、絶縁膜２５とｎ+ −ＧａＡｓ
層２４とに形成された開口の内周面に、例えばＳｉＯ2
からなる絶縁膜２８をプラズマＣＶＤ等により３０００
〜５０００オングストローム程度被着させ、この後、Ｒ
ＩＥで基板の主面に対する垂直上方から絶縁膜２８に異
方性エッチングを施してエッチバックし、図１２(d) に
示すように、絶縁膜２５とｎ+ −ＧａＡｓ層２４とに形
成された開口内に、絶縁膜２８で挟まれた開口２８ａを
形成する。ここで、この開口２８ａの開口幅は約０．２
５μｍである。
ッシャや有機溶剤で除去した後、図１２(c) に示すよう
に、絶縁膜２５の上面と、絶縁膜２５とｎ+ −ＧａＡｓ
層２４とに形成された開口の内周面に、例えばＳｉＯ2
からなる絶縁膜２８をプラズマＣＶＤ等により３０００
〜５０００オングストローム程度被着させ、この後、Ｒ
ＩＥで基板の主面に対する垂直上方から絶縁膜２８に異
方性エッチングを施してエッチバックし、図１２(d) に
示すように、絶縁膜２５とｎ+ −ＧａＡｓ層２４とに形
成された開口内に、絶縁膜２８で挟まれた開口２８ａを
形成する。ここで、この開口２８ａの開口幅は約０．２
５μｍである。
【０００９】次に、図１２(e) に示すように、絶縁膜２
５，２８の上面と、絶縁膜２８で挟まれた開口２８ａの
内周面に、ゲート電極形成用の高融点金属薄膜２９をス
パッタ蒸着し、次いで、アニールを行なった後、この高
融点金属薄膜２９上に低抵抗金属薄膜３０をスパッタ蒸
着すると図１２(f) に示す状態となる。ここで高融点金
属薄膜２９としては例えばＷＳｉ、低抵抗金属薄膜３０
としては例えばＴｉ（５００オングストローム）／Ｐｔ
（１０００オングストローム）／Ａｕ（３０００オング
ストローム）が用いられる。
５，２８の上面と、絶縁膜２８で挟まれた開口２８ａの
内周面に、ゲート電極形成用の高融点金属薄膜２９をス
パッタ蒸着し、次いで、アニールを行なった後、この高
融点金属薄膜２９上に低抵抗金属薄膜３０をスパッタ蒸
着すると図１２(f) に示す状態となる。ここで高融点金
属薄膜２９としては例えばＷＳｉ、低抵抗金属薄膜３０
としては例えばＴｉ（５００オングストローム）／Ｐｔ
（１０００オングストローム）／Ａｕ（３０００オング
ストローム）が用いられる。
【００１０】次に、図１２(g) に示すように、低抵抗金
属薄膜３０上にレジストパターン２７を形成した後、こ
のレジストパターン２７をマスクにしてイオンミリング
で低抵抗金属薄膜３０をパターニングし、ＲＩＥでＷＳ
ｉ高融点金属薄膜２９，絶縁膜２５をパターニングする
とゲート電極が形成される。この際、実際は高融点金属
薄膜２９及び絶縁膜２５は、低抵抗金属薄膜３０に比べ
て多くサイドエッチングされる。図１２(h) は上記ＲＩ
Ｅを多く行って絶縁膜２５を全てサイドエッチングした
状態である。
属薄膜３０上にレジストパターン２７を形成した後、こ
のレジストパターン２７をマスクにしてイオンミリング
で低抵抗金属薄膜３０をパターニングし、ＲＩＥでＷＳ
ｉ高融点金属薄膜２９，絶縁膜２５をパターニングする
とゲート電極が形成される。この際、実際は高融点金属
薄膜２９及び絶縁膜２５は、低抵抗金属薄膜３０に比べ
て多くサイドエッチングされる。図１２(h) は上記ＲＩ
Ｅを多く行って絶縁膜２５を全てサイドエッチングした
状態である。
【００１１】次に、上記レジストパターン２７を除去し
た後、ソース，ドレイン形成用に図示しないレジストパ
ターンを形成し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなる
オーミック金属薄膜を蒸着しリフトオフすると、図１２
(i) に示すようにｎ+ −ＧａＡｓ層２４上にソース或い
はドレインとなるオーミック金属薄膜３１が形成され、
この後、例えば４００℃、２分間程度の熱処理を行うと
ＨＥＭＴが完成する。
た後、ソース，ドレイン形成用に図示しないレジストパ
ターンを形成し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなる
オーミック金属薄膜を蒸着しリフトオフすると、図１２
(i) に示すようにｎ+ −ＧａＡｓ層２４上にソース或い
はドレインとなるオーミック金属薄膜３１が形成され、
この後、例えば４００℃、２分間程度の熱処理を行うと
ＨＥＭＴが完成する。
【００１２】以上の製造工程は、自己整合プロセスなの
で、ゲート長Ｌg の短縮，ソース抵抗Ｒs の低減を行え
るうえ、ゲート電極がＴ型になるので、ゲート電極抵抗
Ｒgも小さくすることができる。また、この様にして製
造されたＨＥＭＴはゲート金属に高融点金属を用いてい
ることから、信頼性が高く、通常動作で１０7 hr以上の
信頼性を有するとされている。
で、ゲート長Ｌg の短縮，ソース抵抗Ｒs の低減を行え
るうえ、ゲート電極がＴ型になるので、ゲート電極抵抗
Ｒgも小さくすることができる。また、この様にして製
造されたＨＥＭＴはゲート金属に高融点金属を用いてい
ることから、信頼性が高く、通常動作で１０7 hr以上の
信頼性を有するとされている。
【００１３】
【発明が解決しようとする課題】上記図１１に示した従
来の化合物半導体装置のＴ型ゲート電極の形成工程で
は、Ｔ型ゲート電極の下部電極幅、即ち、ゲート長を規
定するためのレジスト開口パターンを、電子ビーム露光
用レジスト膜７に電子ビーム露光装置から電子ビームを
照射し、これを現像することによって形成しており、こ
のような電子ビーム照射を用いたパターン露光方式で
は、電子ビームを走らせて各ウエハ毎にパターンを描画
していくため、スループットを上げることが困難である
という問題点があった。
来の化合物半導体装置のＴ型ゲート電極の形成工程で
は、Ｔ型ゲート電極の下部電極幅、即ち、ゲート長を規
定するためのレジスト開口パターンを、電子ビーム露光
用レジスト膜７に電子ビーム露光装置から電子ビームを
照射し、これを現像することによって形成しており、こ
のような電子ビーム照射を用いたパターン露光方式で
は、電子ビームを走らせて各ウエハ毎にパターンを描画
していくため、スループットを上げることが困難である
という問題点があった。
【００１４】また、上記従来の工程において、Ｔ型ゲー
ト電極を精度良く且つ安定に形成するためには、Ｔ型ゲ
ート電極の上部電極幅を規定するための開口を有するレ
ジストパターンの形成時、即ち、光学露光用レジスト膜
８の現像時に、この現像を行う現像液によって下層の電
子ビーム露光用レジスト膜７が現像されないことが必要
であり、しかも、上述したように、電子ビーム露光用レ
ジスト膜７上に光学露光用レジスト膜８を成膜する際に
これらがミキシングしないことが必要であり、これらレ
ジストの材料選択の自由度が大幅に制限されてしまうと
いう問題点があった。
ト電極を精度良く且つ安定に形成するためには、Ｔ型ゲ
ート電極の上部電極幅を規定するための開口を有するレ
ジストパターンの形成時、即ち、光学露光用レジスト膜
８の現像時に、この現像を行う現像液によって下層の電
子ビーム露光用レジスト膜７が現像されないことが必要
であり、しかも、上述したように、電子ビーム露光用レ
ジスト膜７上に光学露光用レジスト膜８を成膜する際に
これらがミキシングしないことが必要であり、これらレ
ジストの材料選択の自由度が大幅に制限されてしまうと
いう問題点があった。
【００１５】また、現状の電子ビーム照射を用いたパタ
ーン露光方式（直接描画方式）では、せいぜい、０．２
〜０．２５μｍ程度が解像限界であり、ゲート長をこれ
以下の幅に短縮することができないという問題点があっ
た。
ーン露光方式（直接描画方式）では、せいぜい、０．２
〜０．２５μｍ程度が解像限界であり、ゲート長をこれ
以下の幅に短縮することができないという問題点があっ
た。
【００１６】一方、上記図１２に示した従来のＨＥＭＴ
の製造工程では、絶縁膜２５に開口を形成し、この開口
内の側壁に沿って絶縁膜２８を形成することにより、更
に開口幅の小さい開口２８ａを形成し、この開口２８ａ
内にゲートを形成することで、ゲート長の短縮化を図っ
ている。従って、絶縁膜２５に形成する開口の幅を小さ
くしていけば、絶縁膜２８により形成される開口２８ａ
の幅がより小さくなり、ゲート長を上述した０．２〜
０．２５μｍよりも更に小さくできることが考えられ
る。しかるに、絶縁膜２５に形成される開口の開口幅は
レジストパターン２６の開口幅によって規定され、この
レジストパターン２６の開口幅のバラツキは０．０２〜
０．１μｍ程度であり、この寸法のバラツキが、ゲート
長を規定する絶縁膜２８の開口２８ａの幅に直接反映す
る。従って、この工程によれば、ゲート長を０．１μｍ
以下にすることは可能であるが、寸法のバラツキが大き
く、ゲート長が０．１μｍ以下の所定寸法に調整された
ゲートを、再現性よく形成することができないという問
題点があった。
の製造工程では、絶縁膜２５に開口を形成し、この開口
内の側壁に沿って絶縁膜２８を形成することにより、更
に開口幅の小さい開口２８ａを形成し、この開口２８ａ
内にゲートを形成することで、ゲート長の短縮化を図っ
ている。従って、絶縁膜２５に形成する開口の幅を小さ
くしていけば、絶縁膜２８により形成される開口２８ａ
の幅がより小さくなり、ゲート長を上述した０．２〜
０．２５μｍよりも更に小さくできることが考えられ
る。しかるに、絶縁膜２５に形成される開口の開口幅は
レジストパターン２６の開口幅によって規定され、この
レジストパターン２６の開口幅のバラツキは０．０２〜
０．１μｍ程度であり、この寸法のバラツキが、ゲート
長を規定する絶縁膜２８の開口２８ａの幅に直接反映す
る。従って、この工程によれば、ゲート長を０．１μｍ
以下にすることは可能であるが、寸法のバラツキが大き
く、ゲート長が０．１μｍ以下の所定寸法に調整された
ゲートを、再現性よく形成することができないという問
題点があった。
【００１７】また、上記図１２に示した従来のＨＥＭＴ
の製造工程においては、ゲートとソース間及びゲートと
ドレイン間が同じ分離構造で分離されているため、高い
ドレイン耐圧を得るためにゲート・ドレイン間の分離幅
を大きくすると、ゲート・ソース間の分離幅も大きくな
ってしまい、相互コンダクタンス等のトランジスタの基
本性能を低下させてしまうという問題点があった。
の製造工程においては、ゲートとソース間及びゲートと
ドレイン間が同じ分離構造で分離されているため、高い
ドレイン耐圧を得るためにゲート・ドレイン間の分離幅
を大きくすると、ゲート・ソース間の分離幅も大きくな
ってしまい、相互コンダクタンス等のトランジスタの基
本性能を低下させてしまうという問題点があった。
【００１８】この発明は上記のような問題点を解消する
ためになされたものであり、電子ビーム照射によるパタ
ーン露光工程を含む写真製版工程を必要とせず、そのゲ
ート長が０．２μｍ以下の所定寸法に調整されたＴ型ゲ
ート電極を再現性よく形成することができる半導体装置
の製造方法を得ることを目的とする。
ためになされたものであり、電子ビーム照射によるパタ
ーン露光工程を含む写真製版工程を必要とせず、そのゲ
ート長が０．２μｍ以下の所定寸法に調整されたＴ型ゲ
ート電極を再現性よく形成することができる半導体装置
の製造方法を得ることを目的とする。
【００１９】更に、この発明の他の目的は、そのゲート
長が０．１μｍ以下の所定寸法に調整されたゲート電極
を有し、高い相互コンダクタンスが得られる電界効果型
の半導体装置及びこの半導体装置を再現性よく形成する
ことができる半導体装置の製造方法を得ることを目的と
する。
長が０．１μｍ以下の所定寸法に調整されたゲート電極
を有し、高い相互コンダクタンスが得られる電界効果型
の半導体装置及びこの半導体装置を再現性よく形成する
ことができる半導体装置の製造方法を得ることを目的と
する。
【００２０】
【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、半導体基板上の段差部の側壁に沿っ
て形成された金属薄膜の厚みによって、ゲート長が規定
されるようにしたものである。即ち、半導体基板上に形
成した段差部の表面に沿って金属薄膜を形成した後、該
金属薄膜の上記段差部の角部に沿って形成されている部
分のみが露出するように、他の部分をレジストで覆い、
該レジストをマスクにして上記金属薄膜の露出している
部分を除去し、この後、ゲート電極用の金属を上記半導
体基板の全面に対して蒸着しリフトオフすることにより
ゲート電極を形成するようにしたものである。
装置の製造方法は、半導体基板上の段差部の側壁に沿っ
て形成された金属薄膜の厚みによって、ゲート長が規定
されるようにしたものである。即ち、半導体基板上に形
成した段差部の表面に沿って金属薄膜を形成した後、該
金属薄膜の上記段差部の角部に沿って形成されている部
分のみが露出するように、他の部分をレジストで覆い、
該レジストをマスクにして上記金属薄膜の露出している
部分を除去し、この後、ゲート電極用の金属を上記半導
体基板の全面に対して蒸着しリフトオフすることにより
ゲート電極を形成するようにしたものである。
【００２１】更に、この発明にかかる半導体装置は、ソ
ース側とドレイン側の高濃度層間に形成されたリセス内
に、そのドレイン側のひさし部と上記ドレイン側の高濃
度層との間隔がそのソース側のひさし部と上記ソース側
の高濃度層との間隔よりも長くなる形状で、かつ、ゲー
ト長が０．１μｍ以下のゲート電極を形成したものであ
る。
ース側とドレイン側の高濃度層間に形成されたリセス内
に、そのドレイン側のひさし部と上記ドレイン側の高濃
度層との間隔がそのソース側のひさし部と上記ソース側
の高濃度層との間隔よりも長くなる形状で、かつ、ゲー
ト長が０．１μｍ以下のゲート電極を形成したものであ
る。
【００２２】更に、この発明にかかる半導体装置は、上
記ゲート電極とドレイン側の高濃度層との分離幅を、上
記ゲート電極とソース側の高濃度層との分離幅より大き
くしたものである。
記ゲート電極とドレイン側の高濃度層との分離幅を、上
記ゲート電極とソース側の高濃度層との分離幅より大き
くしたものである。
【００２３】更に、この発明にかかる半導体装置の製造
方法は、化合物半導体基板の段差部の側壁に残した絶縁
膜の幅を基準にしてゲート長が規定され、かつ、この段
差によりゲートのひさし部の位置が規定されるようにし
たものである。即ち、化合物半導体基板の段差部の側壁
に所定幅の絶縁膜を形成し、該化合物半導体基板の該絶
縁膜でマスクされている部分以外の表面にエッチング阻
止層を形成した後、該絶縁膜を除去し、該絶縁膜の除去
よって形成された開口から該化合物半導体基板にエッチ
ングを施すことにより、該化合物半導体基板に該絶縁膜
の幅を基準にしてその幅が規定されたリセスを形成し、
この後、該化合物半導体基板の全面に対する絶縁膜の形
成及び該絶縁膜のエッチバックを行うことにより、該リ
セス内に該絶縁膜の形成時の厚みによってその開口幅が
規定されるゲート電極形成用の開口を形成し、この開口
にゲート電極を形成するようにしたものである。
方法は、化合物半導体基板の段差部の側壁に残した絶縁
膜の幅を基準にしてゲート長が規定され、かつ、この段
差によりゲートのひさし部の位置が規定されるようにし
たものである。即ち、化合物半導体基板の段差部の側壁
に所定幅の絶縁膜を形成し、該化合物半導体基板の該絶
縁膜でマスクされている部分以外の表面にエッチング阻
止層を形成した後、該絶縁膜を除去し、該絶縁膜の除去
よって形成された開口から該化合物半導体基板にエッチ
ングを施すことにより、該化合物半導体基板に該絶縁膜
の幅を基準にしてその幅が規定されたリセスを形成し、
この後、該化合物半導体基板の全面に対する絶縁膜の形
成及び該絶縁膜のエッチバックを行うことにより、該リ
セス内に該絶縁膜の形成時の厚みによってその開口幅が
規定されるゲート電極形成用の開口を形成し、この開口
にゲート電極を形成するようにしたものである。
【００２４】更に、この発明にかかる半導体装置の製造
方法は、上記化合物半導体基板の段差部にエッチングを
施してリセスを形成する際に、リセスの幅をドレイン側
に広げて形成できるようにしたものである。
方法は、上記化合物半導体基板の段差部にエッチングを
施してリセスを形成する際に、リセスの幅をドレイン側
に広げて形成できるようにしたものである。
【００２５】
【作用】この発明においては、段差部に形成した金属薄
膜の厚みによって、ゲート長が規定されるようにしたか
ら、上記金属薄膜を形成する際の該金属薄膜の膜厚を調
整するだけで、ゲート長の短縮化を容易且つ高精度に行
うことができ、上記金属薄膜を０．２μｍ以下の厚みに
形成することにより、ゲート長が０．２μｍ以下のゲー
ト電極を再現性よく形成することができる。また、従来
のように、電子ビーム照射によるパターン露光工程を必
要としないため、スループットを向上することができ
る。また、電子ビーム露光用レジストと光学露光用レジ
ストとを重ねて形成する必要がないため、製造工程全体
において使用するレジスト材料の選択の自由度を広げる
ことができる。
膜の厚みによって、ゲート長が規定されるようにしたか
ら、上記金属薄膜を形成する際の該金属薄膜の膜厚を調
整するだけで、ゲート長の短縮化を容易且つ高精度に行
うことができ、上記金属薄膜を０．２μｍ以下の厚みに
形成することにより、ゲート長が０．２μｍ以下のゲー
ト電極を再現性よく形成することができる。また、従来
のように、電子ビーム照射によるパターン露光工程を必
要としないため、スループットを向上することができ
る。また、電子ビーム露光用レジストと光学露光用レジ
ストとを重ねて形成する必要がないため、製造工程全体
において使用するレジスト材料の選択の自由度を広げる
ことができる。
【００２６】更に、この発明においては、ソース側とド
レイン側の高濃度層間に形成されたリセス内に、そのド
レイン側のひさし部と上記ドレイン側の高濃度層との間
隔がそのソース側のひさし部と上記ソース側の高濃度層
との間隔よりも長くなる形状で、かつ、ゲート長が０．
１μｍ以下のゲート電極を形成したから、高周波特性が
向上し、且つ、相互コンダクタンスを低下させることな
く、ゲート・ドレイン耐圧の向上と、ゲート・ドレイン
容量の低減を図ることができる。
レイン側の高濃度層間に形成されたリセス内に、そのド
レイン側のひさし部と上記ドレイン側の高濃度層との間
隔がそのソース側のひさし部と上記ソース側の高濃度層
との間隔よりも長くなる形状で、かつ、ゲート長が０．
１μｍ以下のゲート電極を形成したから、高周波特性が
向上し、且つ、相互コンダクタンスを低下させることな
く、ゲート・ドレイン耐圧の向上と、ゲート・ドレイン
容量の低減を図ることができる。
【００２７】更に、この発明においては、上記ゲート電
極とドレイン側の高濃度層との分離幅を上記ゲート電極
とソース側の高濃度層との分離幅より大きくしたから、
ゲート・ドレイン耐圧を一層向上でき、ゲート・ドレイ
ン容量を一層低減することができる。
極とドレイン側の高濃度層との分離幅を上記ゲート電極
とソース側の高濃度層との分離幅より大きくしたから、
ゲート・ドレイン耐圧を一層向上でき、ゲート・ドレイ
ン容量を一層低減することができる。
【００２８】更に、この発明においては、化合物半導体
基板の段差部の側壁に残した絶縁膜の幅を基準にしてゲ
ート長が規定され、かつ、この段差によりゲートのひさ
し部の位置が規定されるようにしたから、ゲート長が
０．１μｍ以下の所定寸法に高精度に制御され、ひさし
部の位置がドレイン側で高く、ソース側で低いゲート構
造を得ることができる。
基板の段差部の側壁に残した絶縁膜の幅を基準にしてゲ
ート長が規定され、かつ、この段差によりゲートのひさ
し部の位置が規定されるようにしたから、ゲート長が
０．１μｍ以下の所定寸法に高精度に制御され、ひさし
部の位置がドレイン側で高く、ソース側で低いゲート構
造を得ることができる。
【００２９】更に、この発明においては、上記段差部に
エッチングを施してリセスを形成する際に、リセスの幅
をドレイン側に広げて形成できるようにしたから、ゲー
トとドレイン側の高濃度層との分離幅が、ゲートとソー
ス側の高濃度層の分離幅より大きくなった素子構造を容
易に形成することができる。
エッチングを施してリセスを形成する際に、リセスの幅
をドレイン側に広げて形成できるようにしたから、ゲー
トとドレイン側の高濃度層との分離幅が、ゲートとソー
ス側の高濃度層の分離幅より大きくなった素子構造を容
易に形成することができる。
【００３０】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は、この発明の実施例１による半導体装
置のＴ型ゲート電極の形成工程を示す工程別断面図であ
り、図において、図２と同一符号は同一または相当する
部分を示し、２は絶縁膜、２ａは開口、２ｂは絶縁膜端
部の側壁、３はＷＳｉ膜、３ａは開口、３ｂは絶縁膜端
部の側壁２ｂに沿って形成されたＷＳｉ膜、３ｃはＷＳ
ｉ膜端部の側壁、４はレジスト膜、４ａはレジスト膜端
部の側壁、５はレジストパターン、５ａは開口である。
る。 実施例１．図１は、この発明の実施例１による半導体装
置のＴ型ゲート電極の形成工程を示す工程別断面図であ
り、図において、図２と同一符号は同一または相当する
部分を示し、２は絶縁膜、２ａは開口、２ｂは絶縁膜端
部の側壁、３はＷＳｉ膜、３ａは開口、３ｂは絶縁膜端
部の側壁２ｂに沿って形成されたＷＳｉ膜、３ｃはＷＳ
ｉ膜端部の側壁、４はレジスト膜、４ａはレジスト膜端
部の側壁、５はレジストパターン、５ａは開口である。
【００３１】以下、図１に基づいてＴ型ゲート電極の形
成工程を説明する。先ず、図１(a) に示すように、Ｇａ
ＡｓやＩｎＰからなる化合物半導体基板１上に、プラズ
マＣＶＤ法等を用いて、例えばＳｉＯ2 からなる膜厚が
５０００オングストローム程度の絶縁膜２を堆積形成
し、次いで、該絶縁膜２の所定領域をエッチング除去し
て、該絶縁膜２にその一方の端部が化合物半導体基板１
上のゲート電極が形成されるべき領域上に配置されるよ
う開口２ａを形成する。次に、図１(b) に示すように、
化合物半導体基板１の全面に対して、スパッタリングま
たはＣＶＤ法によりその膜厚が０．２μｍより若干小さ
くなるようにＷＳｉ膜３を形成する。次に、化合物半導
体基板１の全面に対してレジストを塗布して、上記開口
２ａを完全に埋め込むようにレジスト膜を形成した後、
図１(c) に示すように、Ｏ2 プラズマ反応性イオンエッ
チング（ＲＩＥ）によりエッチバックして、上記開口部
２ａを埋め込んだレジスト膜４のみを残す。次に、図１
(d) に示すように、通常の写真製版技術（即ち、光学露
光装置を用いたパターン露光工程を含む写真製版技術）
により、上記開口２ａの側壁、即ち、絶縁膜２の端部の
側壁２ｂに対して形成されたＷＳｉ膜３ｂ上に、後の工
程で形成されるＴ型ゲート電極の上部電極幅を規定する
開口５ａの中央部が配置されるように、膜厚が１μｍ程
度の該開口５ａを備えたレジストパターン５を形成す
る。次に、図１(e) に示すように、上記レジストパター
ン５，レジスト膜４をマスクにして、ＣＦ4 とＯ2 の混
合ガスを用いたプラズマエッチングにより、上記化合物
半導体基板１の表面が露出するまで上記ＷＳｉ膜３（３
ｂ）をエッチング除去し、絶縁膜２の端部の側壁２ｂ，
レジスト膜４の端部の側壁４ａ，及び該レジスト膜４の
下にあるエッチングされずに残ったＷＳｉ膜３の端部の
側壁３ｃとにより、後の工程で形成されるＴ型ゲート電
極の下部電極の幅、即ち、ゲート長を規定する開口３ａ
が形成される。次に、図１(f) に示すように、上記レジ
スト膜４及び上記工程で露出した絶縁膜２をマスクにし
て、上記化合物半導体基板１に対してリセスエッチング
を行ってリセス１ａを形成し、次いで、図１(g) に示す
ように、例えばＡｕ／Ｔｉからなるゲート電極形成用金
属６を化合物半導体基板１の全面に対して蒸着すること
により、リセス１ａの底面にＴ型ゲート電極６ａを形成
した後、リフトオフにより不要なゲート電極形成用金属
６，レジスト開口パターン５，及びレジスト膜４を除去
し、次いで、残存するＷＳｉ膜３をＣＦ4 とＯ2 の混合
ガスまたはＣＨ2 Ｆ2 とＳＦ6 の混合ガスを用いた反応
性イオンエッチング（ＲＩＥ）によって除去すると、図
１(g) に示す、化合物半導体基板１のリセス１ａ上にゲ
ート長が０．２μｍ以下に短縮されたＴ型ゲート電極６
ａが形成されたゲート電極構造が得られる。
成工程を説明する。先ず、図１(a) に示すように、Ｇａ
ＡｓやＩｎＰからなる化合物半導体基板１上に、プラズ
マＣＶＤ法等を用いて、例えばＳｉＯ2 からなる膜厚が
５０００オングストローム程度の絶縁膜２を堆積形成
し、次いで、該絶縁膜２の所定領域をエッチング除去し
て、該絶縁膜２にその一方の端部が化合物半導体基板１
上のゲート電極が形成されるべき領域上に配置されるよ
う開口２ａを形成する。次に、図１(b) に示すように、
化合物半導体基板１の全面に対して、スパッタリングま
たはＣＶＤ法によりその膜厚が０．２μｍより若干小さ
くなるようにＷＳｉ膜３を形成する。次に、化合物半導
体基板１の全面に対してレジストを塗布して、上記開口
２ａを完全に埋め込むようにレジスト膜を形成した後、
図１(c) に示すように、Ｏ2 プラズマ反応性イオンエッ
チング（ＲＩＥ）によりエッチバックして、上記開口部
２ａを埋め込んだレジスト膜４のみを残す。次に、図１
(d) に示すように、通常の写真製版技術（即ち、光学露
光装置を用いたパターン露光工程を含む写真製版技術）
により、上記開口２ａの側壁、即ち、絶縁膜２の端部の
側壁２ｂに対して形成されたＷＳｉ膜３ｂ上に、後の工
程で形成されるＴ型ゲート電極の上部電極幅を規定する
開口５ａの中央部が配置されるように、膜厚が１μｍ程
度の該開口５ａを備えたレジストパターン５を形成す
る。次に、図１(e) に示すように、上記レジストパター
ン５，レジスト膜４をマスクにして、ＣＦ4 とＯ2 の混
合ガスを用いたプラズマエッチングにより、上記化合物
半導体基板１の表面が露出するまで上記ＷＳｉ膜３（３
ｂ）をエッチング除去し、絶縁膜２の端部の側壁２ｂ，
レジスト膜４の端部の側壁４ａ，及び該レジスト膜４の
下にあるエッチングされずに残ったＷＳｉ膜３の端部の
側壁３ｃとにより、後の工程で形成されるＴ型ゲート電
極の下部電極の幅、即ち、ゲート長を規定する開口３ａ
が形成される。次に、図１(f) に示すように、上記レジ
スト膜４及び上記工程で露出した絶縁膜２をマスクにし
て、上記化合物半導体基板１に対してリセスエッチング
を行ってリセス１ａを形成し、次いで、図１(g) に示す
ように、例えばＡｕ／Ｔｉからなるゲート電極形成用金
属６を化合物半導体基板１の全面に対して蒸着すること
により、リセス１ａの底面にＴ型ゲート電極６ａを形成
した後、リフトオフにより不要なゲート電極形成用金属
６，レジスト開口パターン５，及びレジスト膜４を除去
し、次いで、残存するＷＳｉ膜３をＣＦ4 とＯ2 の混合
ガスまたはＣＨ2 Ｆ2 とＳＦ6 の混合ガスを用いた反応
性イオンエッチング（ＲＩＥ）によって除去すると、図
１(g) に示す、化合物半導体基板１のリセス１ａ上にゲ
ート長が０．２μｍ以下に短縮されたＴ型ゲート電極６
ａが形成されたゲート電極構造が得られる。
【００３２】このような本実施例のＴ型ゲート電極の形
成工程では、ゲート電極形成用金属６を蒸着してＴ型ゲ
ート電極６ａを形成する際の、ゲート長を決定するマス
クの開口３ａの開口幅が、該マスクの開口３ａの側壁と
なる化合物半導体基板１上の絶縁膜２の端部の側壁２ａ
に沿って堆積形成されたＷＳｉ膜３の膜厚によって規定
されることになるため、該ＷＳｉ膜３を上記化合物半導
体基板１の全面に対して堆積形成する際にその膜厚を制
御するだけで、簡単にゲート長の短縮化を図ることがで
き、しかも、堆積形成によって得られるＷＳｉ膜３の厚
みは、０．２μｍ以下にまで薄く形成することができる
ので、ゲート長を０．２μｍ以下に短縮することができ
る。また、この工程では、従来のような電子ビーム照射
によるパターン露光工程を必要としないため、従来に比
べてスループットも向上することができる。また、この
工程では、レジストパターン５は通常の写真製版技術
（即ち、光学露光装置を用いたパターン露光工程を含む
写真製版技術）で形成され、また、レジスト膜４は上記
ＷＳｉ膜３をエッチングする際のマスクになるだけであ
り、レジスト膜４とレジスト開口パターン５を構成する
レジストとして、これらが互いにミキシングする材料か
らなるレジストを用いても、電極形成の制御性に大きな
支障を与えることはなく、レジスト材料の自由度をも大
幅に向上することができる。
成工程では、ゲート電極形成用金属６を蒸着してＴ型ゲ
ート電極６ａを形成する際の、ゲート長を決定するマス
クの開口３ａの開口幅が、該マスクの開口３ａの側壁と
なる化合物半導体基板１上の絶縁膜２の端部の側壁２ａ
に沿って堆積形成されたＷＳｉ膜３の膜厚によって規定
されることになるため、該ＷＳｉ膜３を上記化合物半導
体基板１の全面に対して堆積形成する際にその膜厚を制
御するだけで、簡単にゲート長の短縮化を図ることがで
き、しかも、堆積形成によって得られるＷＳｉ膜３の厚
みは、０．２μｍ以下にまで薄く形成することができる
ので、ゲート長を０．２μｍ以下に短縮することができ
る。また、この工程では、従来のような電子ビーム照射
によるパターン露光工程を必要としないため、従来に比
べてスループットも向上することができる。また、この
工程では、レジストパターン５は通常の写真製版技術
（即ち、光学露光装置を用いたパターン露光工程を含む
写真製版技術）で形成され、また、レジスト膜４は上記
ＷＳｉ膜３をエッチングする際のマスクになるだけであ
り、レジスト膜４とレジスト開口パターン５を構成する
レジストとして、これらが互いにミキシングする材料か
らなるレジストを用いても、電極形成の制御性に大きな
支障を与えることはなく、レジスト材料の自由度をも大
幅に向上することができる。
【００３３】尚、上記実施例では金属膜としてＷＳｉ膜
３を堆積形成したが、これは他の高融点金属膜を用いて
も同様の効果を得ることができる。
３を堆積形成したが、これは他の高融点金属膜を用いて
も同様の効果を得ることができる。
【００３４】実施例２．図２はこの発明の実施例２によ
るＨＥＭＴの構造を示す断面図であり、図において、１
１は図示しない半絶縁性ＧａＡｓ基板上に形成されたＧ
ａＡｓバッファ層、１２はｉ−ＧａＡｓ層、１３はｎ-
−ＡｌＧａＡｓ層、１４はｎ+ −ＧａＡｓ層１４であ
り、これにより化合物半導体基板が構成されている。ゲ
ート電極５０は、ｎ- −ＡｌＧａＡｓ層１３上のｎ+ −
ＧａＡｓ層１４が形成されていない領域、即ち、リセス
１４ａ内のｎ- −ＡｌＧａＡｓ層１３表面に接触する，
例えばＷＳｉからなる高融点金属薄膜１９と、この高融
点金属薄膜１９上に形成された，例えばＡｕからなる低
抵抗金属薄膜４０とから構成されている。また、１８は
リセス１４ａ内に形成された，例えばＳｉＯ2 からなる
絶縁膜、４２ａはオーミック金属薄膜からなるソース，
ドレインである。ここで、高融点金属薄膜１９のｎ- −
ＡｌＧａＡｓ層１３表面に接触する幅、即ち、ゲート長
は０．１μｍ以下になっており、これによって、ＨＥＭ
Ｔの高周波特性を向上させている。また、ゲート電極５
０は、そのひさし部分がドレイン側で高い位置に、ソー
ス側で低い位置になる形状になっている。また、ソー
ス，ドレイン４２ａ下の高濃度ｎ+−ＧａＡｓ層１４と
ゲート電極５０との分離は絶縁膜１８ａ，１８ｂによっ
て行われ、ゲート・ドレイン間に形成された絶縁膜１８
ｂの幅をゲート・ソース間に形成された絶縁膜１８ａの
幅よりも大きくして、ゲート・ドレイン間の分離幅をゲ
ート・ソース間のそれよりも大きくすることにより、ゲ
ート・ドレイン耐圧を向上させ、かつ、ゲート・ドレイ
ン容量を低減して利得を向上させている。尚、上記オー
ミック金属薄膜４２ｂはソース，ドレイン４２ａの形成
時に同時に形成されたものであり、これは除去されてい
てもよい。
るＨＥＭＴの構造を示す断面図であり、図において、１
１は図示しない半絶縁性ＧａＡｓ基板上に形成されたＧ
ａＡｓバッファ層、１２はｉ−ＧａＡｓ層、１３はｎ-
−ＡｌＧａＡｓ層、１４はｎ+ −ＧａＡｓ層１４であ
り、これにより化合物半導体基板が構成されている。ゲ
ート電極５０は、ｎ- −ＡｌＧａＡｓ層１３上のｎ+ −
ＧａＡｓ層１４が形成されていない領域、即ち、リセス
１４ａ内のｎ- −ＡｌＧａＡｓ層１３表面に接触する，
例えばＷＳｉからなる高融点金属薄膜１９と、この高融
点金属薄膜１９上に形成された，例えばＡｕからなる低
抵抗金属薄膜４０とから構成されている。また、１８は
リセス１４ａ内に形成された，例えばＳｉＯ2 からなる
絶縁膜、４２ａはオーミック金属薄膜からなるソース，
ドレインである。ここで、高融点金属薄膜１９のｎ- −
ＡｌＧａＡｓ層１３表面に接触する幅、即ち、ゲート長
は０．１μｍ以下になっており、これによって、ＨＥＭ
Ｔの高周波特性を向上させている。また、ゲート電極５
０は、そのひさし部分がドレイン側で高い位置に、ソー
ス側で低い位置になる形状になっている。また、ソー
ス，ドレイン４２ａ下の高濃度ｎ+−ＧａＡｓ層１４と
ゲート電極５０との分離は絶縁膜１８ａ，１８ｂによっ
て行われ、ゲート・ドレイン間に形成された絶縁膜１８
ｂの幅をゲート・ソース間に形成された絶縁膜１８ａの
幅よりも大きくして、ゲート・ドレイン間の分離幅をゲ
ート・ソース間のそれよりも大きくすることにより、ゲ
ート・ドレイン耐圧を向上させ、かつ、ゲート・ドレイ
ン容量を低減して利得を向上させている。尚、上記オー
ミック金属薄膜４２ｂはソース，ドレイン４２ａの形成
時に同時に形成されたものであり、これは除去されてい
てもよい。
【００３５】即ち、このＨＥＭＴは、図１２に示した従
来のＨＥＭＴと同様にゲート電極５０の下部を高融点金
属薄膜１９で形成し、この高融点金属薄膜１９上に低抵
抗金属４０を被着した構造からなり、動作状態での寿命
が長く、かつ、高周波特性が優れているという従来のＨ
ＥＭＴの構造上の利点を生かしたまま、さらに、ゲート
長を０．１μｍ以下にし、ゲート・ドレイン間の分離幅
をゲート・ソース間のそれよりも大きくすることによ
り、より一層高周波特性を向上させるとともに、利得を
向上させたものである。
来のＨＥＭＴと同様にゲート電極５０の下部を高融点金
属薄膜１９で形成し、この高融点金属薄膜１９上に低抵
抗金属４０を被着した構造からなり、動作状態での寿命
が長く、かつ、高周波特性が優れているという従来のＨ
ＥＭＴの構造上の利点を生かしたまま、さらに、ゲート
長を０．１μｍ以下にし、ゲート・ドレイン間の分離幅
をゲート・ソース間のそれよりも大きくすることによ
り、より一層高周波特性を向上させるとともに、利得を
向上させたものである。
【００３６】図３，４は上記図２に示すＨＥＭＴの製造
工程を示す工程別断面図であり、図において、図２と同
一符号は同一または相当する部分を示し、１５はレジス
トパターン、１６，１６ａは絶縁膜、１７はＡｌＧａＡ
ｓ層である。
工程を示す工程別断面図であり、図において、図２と同
一符号は同一または相当する部分を示し、１５はレジス
トパターン、１６，１６ａは絶縁膜、１７はＡｌＧａＡ
ｓ層である。
【００３７】以下、製造工程について説明する。先ず、
図３(a) に示すように、図示しない半絶縁性ＧａＡｓ基
板上にＧａＡｓバッファ層１１，ｉ−ＧａＡｓ層１２，
ｎ- −ＡｌＧａＡｓ層１３，及びｎ+ −ＧａＡｓ層１４
を形成して化合物半導体基板を得、該ｎ+ −ＧａＡｓ層
１４上の所定領域にレジストパターン１５を形成し、該
レジストパターン１５をマスクにして、ｎ+ −ＧａＡｓ
層１４を途中までエッチングし、該ｎ+ −ＧａＡｓ層１
４に段差を形成する。ここで、この段差は２０００オン
グストローム〜３０００オングストロームにする。ま
た、この段差はウエハ面に対して垂直に近い方が望まし
いので、上記エッチングはＣｌ2 ガスを用いた反応性イ
オンエッチング（以下、ＲＩＥと称す。）等の異方性エ
ッチングによって行う。
図３(a) に示すように、図示しない半絶縁性ＧａＡｓ基
板上にＧａＡｓバッファ層１１，ｉ−ＧａＡｓ層１２，
ｎ- −ＡｌＧａＡｓ層１３，及びｎ+ −ＧａＡｓ層１４
を形成して化合物半導体基板を得、該ｎ+ −ＧａＡｓ層
１４上の所定領域にレジストパターン１５を形成し、該
レジストパターン１５をマスクにして、ｎ+ −ＧａＡｓ
層１４を途中までエッチングし、該ｎ+ −ＧａＡｓ層１
４に段差を形成する。ここで、この段差は２０００オン
グストローム〜３０００オングストロームにする。ま
た、この段差はウエハ面に対して垂直に近い方が望まし
いので、上記エッチングはＣｌ2 ガスを用いた反応性イ
オンエッチング（以下、ＲＩＥと称す。）等の異方性エ
ッチングによって行う。
【００３８】次に、図３(b) に示すように、レジストパ
ターン１５をＯ2 アッシャや有機溶剤で除去した後、図
３(c) に示すように、例えばプラズマＣＶＤ法により例
えばＳｉＯ2 からなる絶縁膜１６を上記段差が形成され
たｎ+ −ＧａＡｓ層１４上に２０００オングストローム
程度被着させる。
ターン１５をＯ2 アッシャや有機溶剤で除去した後、図
３(c) に示すように、例えばプラズマＣＶＤ法により例
えばＳｉＯ2 からなる絶縁膜１６を上記段差が形成され
たｎ+ −ＧａＡｓ層１４上に２０００オングストローム
程度被着させる。
【００３９】次に図３(d) に示すように、上記絶縁膜１
６の全面に対して、ＣＨＦ3 ＋Ｏ2又はＣＦ4 ＋Ｏ2 等
のガスを用いたＲＩＥを施し、ｎ+ −ＧａＡｓ層１４の
段差部の側壁にのみ絶縁膜１６ａを残す。この段差部の
側壁にのみ残された絶縁膜１６ａの幅は０．２μｍ程度
になる。
６の全面に対して、ＣＨＦ3 ＋Ｏ2又はＣＦ4 ＋Ｏ2 等
のガスを用いたＲＩＥを施し、ｎ+ −ＧａＡｓ層１４の
段差部の側壁にのみ絶縁膜１６ａを残す。この段差部の
側壁にのみ残された絶縁膜１６ａの幅は０．２μｍ程度
になる。
【００４０】次に、ｎ+ −ＧａＡｓ層１４及び絶縁膜１
６ａの上方からこれらに対してアルミニウムイオンをそ
の濃度が１０22個／cm3 以上になるように１００オング
ストローム程度の深さまで注入する。ここで、アルミニ
ウムイオンを２０ｋｅＶで注入すると、約１００オング
ストローム程度の深さまでアルミニウムイオンを注入で
き、この時の注入電流を１００μＡとし、注入時間を１
００秒とすると、濃度が１０22個／cm3 となる。図３
(e) はこの状態を示しており、アルミニウムの注入層は
ＡｌＧａＡｓ層と考えられるので、このアルミニウムの
注入層をＡｌＧａＡｓ層１７と表記している。
６ａの上方からこれらに対してアルミニウムイオンをそ
の濃度が１０22個／cm3 以上になるように１００オング
ストローム程度の深さまで注入する。ここで、アルミニ
ウムイオンを２０ｋｅＶで注入すると、約１００オング
ストローム程度の深さまでアルミニウムイオンを注入で
き、この時の注入電流を１００μＡとし、注入時間を１
００秒とすると、濃度が１０22個／cm3 となる。図３
(e) はこの状態を示しており、アルミニウムの注入層は
ＡｌＧａＡｓ層と考えられるので、このアルミニウムの
注入層をＡｌＧａＡｓ層１７と表記している。
【００４１】次に、図３(f) に示すように、上記ｎ+ −
ＧａＡｓ層１４の段差部の側壁に残された絶縁膜１６ａ
をフッ酸で除去した後、上記ＡｌＧａＡｓ層１７をエッ
チング阻止層、即ち、マスクとして、ＳｉＣｌ4 ＋ＳＦ
6 ガスを用いたＲＩＥや電子サイクロトロン（以下、Ｅ
ＣＲと称す。）エッチング等でアルミニウムの注入され
ていないｎ+ −ＧａＡｓ層１４をエッチングする。この
エッチングでは、ＡｌＧａＡｓに対してｎ+ −ＧａＡｓ
が選択的にエッチングされ、また、エッチングの周り込
み量、即ち、サイドエッチング量はエッチング時のバイ
アス電圧を変化させることで制御でき、バイアス電圧を
大きくすればマスク（ＡｌＧａＡｓ層１７）に対してパ
ターンシフトなく垂直にエッチングができ、バイアス電
圧を小さくすれば、マスク（ＡｌＧａＡｓ層１７）の下
部のｎ+ −ＧａＡｓ層１４も周り込みエッチング、即
ち、サイドエッチングされる。尚、ガス放電とバイアス
電圧を個別に制御できる方が望ましいので、これにはＲ
ＩＥよりもＥＣＲエッチングが多く用いられる。図３
(g) はバイアス電圧を小さくしてＡｌＧａＡｓ層１７の
下部のｎ+ −ＧａＡｓ層１４がサイドエッチングされた
状態を示している。図３(g) に示すように、ｎ+ −Ｇａ
Ａｓ層１４の厚い方と薄い方でｎ+ −ＧａＡｓ層１４の
エッチング周り込み量、即ち、サイドエッチング量が異
なる。これはエッチングされる開口幅、即ち、被エッチ
ング面の幅が広いものほど速くエッチングが進行するた
めである。
ＧａＡｓ層１４の段差部の側壁に残された絶縁膜１６ａ
をフッ酸で除去した後、上記ＡｌＧａＡｓ層１７をエッ
チング阻止層、即ち、マスクとして、ＳｉＣｌ4 ＋ＳＦ
6 ガスを用いたＲＩＥや電子サイクロトロン（以下、Ｅ
ＣＲと称す。）エッチング等でアルミニウムの注入され
ていないｎ+ −ＧａＡｓ層１４をエッチングする。この
エッチングでは、ＡｌＧａＡｓに対してｎ+ −ＧａＡｓ
が選択的にエッチングされ、また、エッチングの周り込
み量、即ち、サイドエッチング量はエッチング時のバイ
アス電圧を変化させることで制御でき、バイアス電圧を
大きくすればマスク（ＡｌＧａＡｓ層１７）に対してパ
ターンシフトなく垂直にエッチングができ、バイアス電
圧を小さくすれば、マスク（ＡｌＧａＡｓ層１７）の下
部のｎ+ −ＧａＡｓ層１４も周り込みエッチング、即
ち、サイドエッチングされる。尚、ガス放電とバイアス
電圧を個別に制御できる方が望ましいので、これにはＲ
ＩＥよりもＥＣＲエッチングが多く用いられる。図３
(g) はバイアス電圧を小さくしてＡｌＧａＡｓ層１７の
下部のｎ+ −ＧａＡｓ層１４がサイドエッチングされた
状態を示している。図３(g) に示すように、ｎ+ −Ｇａ
Ａｓ層１４の厚い方と薄い方でｎ+ −ＧａＡｓ層１４の
エッチング周り込み量、即ち、サイドエッチング量が異
なる。これはエッチングされる開口幅、即ち、被エッチ
ング面の幅が広いものほど速くエッチングが進行するた
めである。
【００４２】このことを図５に示す。図５において、横
軸は開口幅、縦軸はエッチングレートである。開口幅
０．２μｍのところと０．４μｍのところを比べると、
４：７のエッチングレートになっている。図３(g) にお
いては、ｎ+ −ＧａＡｓ層１４の厚みが０．２μｍのと
ころと０．４μｍなので、厚み０．２μｍのｎ+ −Ｇａ
Ａｓ層１４に０．１μｍサイドエッチングが入る時、厚
み０．４μｍのｎ+ −ＧａＡｓ層１４には０．１８μｍ
のサイドエッチングが入ることになる。図３(g)で厚み
０．４μｍのｎ+ −ＧａＡｓ層１４のサイドエッチング
量が大きいのはこのためである。また、前述したよう
に、バイアス電圧を高くすればサイドエッチングを入れ
ずにｎ+ −ＧａＡｓ層１４をｎ- −ＡｌＧａＡｓ層１３
に対して選択的にエッチングすることができる。このと
きの選択比として３０以上を得るのは容易である。
軸は開口幅、縦軸はエッチングレートである。開口幅
０．２μｍのところと０．４μｍのところを比べると、
４：７のエッチングレートになっている。図３(g) にお
いては、ｎ+ −ＧａＡｓ層１４の厚みが０．２μｍのと
ころと０．４μｍなので、厚み０．２μｍのｎ+ −Ｇａ
Ａｓ層１４に０．１μｍサイドエッチングが入る時、厚
み０．４μｍのｎ+ −ＧａＡｓ層１４には０．１８μｍ
のサイドエッチングが入ることになる。図３(g)で厚み
０．４μｍのｎ+ −ＧａＡｓ層１４のサイドエッチング
量が大きいのはこのためである。また、前述したよう
に、バイアス電圧を高くすればサイドエッチングを入れ
ずにｎ+ −ＧａＡｓ層１４をｎ- −ＡｌＧａＡｓ層１３
に対して選択的にエッチングすることができる。このと
きの選択比として３０以上を得るのは容易である。
【００４３】次に、図３(h) に示すように、ＡｌＧａＡ
ｓ層１７表面，及び上記工程により形成されたリセス１
４ａの内周面、即ち、上記エッチングにより露出したｎ
+ −ＧａＡｓ層１４とｎ- −ＡｌＧａＡｓ層１３表面上
に、例えばＳｉＯ2 からなる絶縁膜１８をプラズマＣＶ
Ｄ等により被着させ、続いて、図３(i) に示すように、
ＣＨＦ3 ＋Ｏ2 又はＣＦ4 ＋Ｏ2 等のガスを用いたＲＩ
Ｅにより上記絶縁膜１８をエッチングして、ｎ+ −Ｇａ
Ａｓ層１４が除去されて形成されたリセス１４ａの側
壁、即ち、ｎ+ −ＧａＡｓ層１４の側壁に絶縁膜１８
ａ，１８ｂを残す。ここで、リセス１４ａ内には絶縁膜
１８ａ，１８ｂで挟まれたその開口幅が０．１μｍ以下
の開口１８ｃが形成される。
ｓ層１７表面，及び上記工程により形成されたリセス１
４ａの内周面、即ち、上記エッチングにより露出したｎ
+ −ＧａＡｓ層１４とｎ- −ＡｌＧａＡｓ層１３表面上
に、例えばＳｉＯ2 からなる絶縁膜１８をプラズマＣＶ
Ｄ等により被着させ、続いて、図３(i) に示すように、
ＣＨＦ3 ＋Ｏ2 又はＣＦ4 ＋Ｏ2 等のガスを用いたＲＩ
Ｅにより上記絶縁膜１８をエッチングして、ｎ+ −Ｇａ
Ａｓ層１４が除去されて形成されたリセス１４ａの側
壁、即ち、ｎ+ −ＧａＡｓ層１４の側壁に絶縁膜１８
ａ，１８ｂを残す。ここで、リセス１４ａ内には絶縁膜
１８ａ，１８ｂで挟まれたその開口幅が０．１μｍ以下
の開口１８ｃが形成される。
【００４４】次に、図４(a) に示すように、絶縁膜１８
ａ，１８ｂで挟まれたその開口幅が０．１μｍ以下の開
口１８ｃ内に高融点金属が浸入するよう、ブランケット
ＣＶＤやコリメートスパッタ等により、ＡｌＧａＡｓ層
１７表面及び上記絶縁膜１８ａ，１８ｂ表面上に例えば
ＷＳｉからなる高融点金属薄膜１９を被着させ、続い
て、ＣＶＤやスパッタでｎ- −ＡｌＧａＡｓ層１３，ｉ
−ＧａＡｓ層１２に導入されたダメージを回復させるた
めに、４００〜５００℃程度でアニールを行なう。
ａ，１８ｂで挟まれたその開口幅が０．１μｍ以下の開
口１８ｃ内に高融点金属が浸入するよう、ブランケット
ＣＶＤやコリメートスパッタ等により、ＡｌＧａＡｓ層
１７表面及び上記絶縁膜１８ａ，１８ｂ表面上に例えば
ＷＳｉからなる高融点金属薄膜１９を被着させ、続い
て、ＣＶＤやスパッタでｎ- −ＡｌＧａＡｓ層１３，ｉ
−ＧａＡｓ層１２に導入されたダメージを回復させるた
めに、４００〜５００℃程度でアニールを行なう。
【００４５】次に、図４(b) に示すように、高融点金属
薄膜１９上に例えば金からなる低抵抗金属薄膜４０をス
パッタして被着させ、続いて、図４(c) に示すように、
低抵抗金属薄膜４０上の所定領域にレジストパターン４
１を形成し、このレジストパターン４１をマスクにし
て、イオンミリングにより低抵抗金属薄膜４０をエッチ
ングする。この際、高融点金属薄膜１９と低抵抗金属薄
膜４０のイオンミリングによるエッチングレートの比は
１：５程度なので、低抵抗金属薄膜４０だけがエッチン
グされる。
薄膜１９上に例えば金からなる低抵抗金属薄膜４０をス
パッタして被着させ、続いて、図４(c) に示すように、
低抵抗金属薄膜４０上の所定領域にレジストパターン４
１を形成し、このレジストパターン４１をマスクにし
て、イオンミリングにより低抵抗金属薄膜４０をエッチ
ングする。この際、高融点金属薄膜１９と低抵抗金属薄
膜４０のイオンミリングによるエッチングレートの比は
１：５程度なので、低抵抗金属薄膜４０だけがエッチン
グされる。
【００４６】次に、図４(d) に示すように、高融点金属
薄膜１９をＣＦ4 ＋Ｏ2 又はＳＦ6などのガスを用いて
サイドエッチングし、続いて、図４(e) に示すように、
大きい厚みのｎ+ −ＧａＡｓ層１４を所定厚みだけＡｌ
ＧａＡｓ層１７とともに斜め方向からのイオンミリング
で除去する。
薄膜１９をＣＦ4 ＋Ｏ2 又はＳＦ6などのガスを用いて
サイドエッチングし、続いて、図４(e) に示すように、
大きい厚みのｎ+ −ＧａＡｓ層１４を所定厚みだけＡｌ
ＧａＡｓ層１７とともに斜め方向からのイオンミリング
で除去する。
【００４７】次に、図４(f) に示すように、レジストパ
ターン４１をＯ2 アッシャと有機溶剤で除去した後、図
４(g) に示すように、酒石酸を用いてＡｌＧａＡｓ層１
７をエッチング除去し、次いで、ＳｉＣｌ4 ＋ＳＦ6 ガ
スを用いたＲＩＥやＥＣＲエッチング等でｎ+ −ＧａＡ
ｓ層１４を所定厚みだけエッチング除去する。この際、
ｎ+ −ＧａＡｓ層１４は５００〜１０００オングストロ
ーム程度残すことが必要である。
ターン４１をＯ2 アッシャと有機溶剤で除去した後、図
４(g) に示すように、酒石酸を用いてＡｌＧａＡｓ層１
７をエッチング除去し、次いで、ＳｉＣｌ4 ＋ＳＦ6 ガ
スを用いたＲＩＥやＥＣＲエッチング等でｎ+ −ＧａＡ
ｓ層１４を所定厚みだけエッチング除去する。この際、
ｎ+ −ＧａＡｓ層１４は５００〜１０００オングストロ
ーム程度残すことが必要である。
【００４８】最後に、図示しないレジストパターンを形
成し、高融点金属薄膜１９と低抵抗金属薄膜４０とから
なるゲート５０をマスクにＡｕＧｅ／Ｎｉ／Ａｕからな
るオーミック金属薄膜を蒸着しリフトオフすると、オー
ミック金属薄膜からなるソース，ドレイン４２ａが形成
され、図４(h) に示す状態となる。ここで、ゲート５０
上にもオーミック金属薄膜４２ｂが形成される。
成し、高融点金属薄膜１９と低抵抗金属薄膜４０とから
なるゲート５０をマスクにＡｕＧｅ／Ｎｉ／Ａｕからな
るオーミック金属薄膜を蒸着しリフトオフすると、オー
ミック金属薄膜からなるソース，ドレイン４２ａが形成
され、図４(h) に示す状態となる。ここで、ゲート５０
上にもオーミック金属薄膜４２ｂが形成される。
【００４９】以下、本実施例のＨＥＭＴ及びその製造工
程と、従来のＨＥＭＴ及びその製造工程との比較を詳し
く説明する。先ず、本実施例の製造工程でないとゲート
電極のゲート長を０．１μｍ以下の所要の長さに精度よ
く形成することができない理由を説明する。従来方法で
は、リセスを形成するためのレジストパターンを、光学
露光又はＥＢ露光工程を含む写真製版工程により形成す
る必要がある。この際のレジストパターンに形成される
開口パターンの開口幅のバラツキの下限は０．０２μｍ
とされており、従って、実際のリセスの幅は目標とする
設計値よりも±０．０２μｍばらついてしまうことにな
る。このため、このリセス内にゲート長０．１μｍのゲ
ート電極を形成するために、絶縁膜で挟まれるその開口
幅が０．１μｍの開口を形成したつもりでも、実際の開
口幅は０．０８μｍ〜０．１２μｍまで分布することに
なる。これに対し、本実施例の製造方法では、リセスの
幅はｎ+ −ＧａＡｓ層１４の段差部の側壁に形成される
絶縁膜１６ａの幅に基づいて決定されるので、その寸法
精度は極めて高いものとなる。つまり、この段差部の側
壁に形成される絶縁膜１６ａの幅は、この絶縁膜１６ａ
の形成前にｎ+ −ＧａＡｓ層１４上に被着させる絶縁膜
１６の膜厚の７０％になることがわかっており、この絶
縁膜１６ａの幅のバラツキは絶縁膜１６の膜厚のバラツ
キが反映したものとなる。従って、絶縁膜１６の膜厚の
バラツキは３％程度なので、例えば０．２μｍを絶縁膜
１６ａの幅の目標値にしたとき、その幅のバラツキは
０．００６μｍになることになる。そして、この絶縁膜
１６ａの幅が上述したように最終的に形成されるゲート
電極のゲート長に反映するので、ゲート長のバラツキの
下限も０．００６μｍとなる。尚、ゲート長が０．３μ
ｍ程度のゲート電極を作製する場合、本方法では上記側
壁に形成する絶縁膜１６ａの幅は０．５μｍ必要にな
り、この時の寸法のバラツキ、即ち、ゲート長のバラツ
キは０．０１５μｍになるため、従来方法でゲートを作
製する場合にくらべてゲート長の寸法精度がばらついて
しまうことになる。
程と、従来のＨＥＭＴ及びその製造工程との比較を詳し
く説明する。先ず、本実施例の製造工程でないとゲート
電極のゲート長を０．１μｍ以下の所要の長さに精度よ
く形成することができない理由を説明する。従来方法で
は、リセスを形成するためのレジストパターンを、光学
露光又はＥＢ露光工程を含む写真製版工程により形成す
る必要がある。この際のレジストパターンに形成される
開口パターンの開口幅のバラツキの下限は０．０２μｍ
とされており、従って、実際のリセスの幅は目標とする
設計値よりも±０．０２μｍばらついてしまうことにな
る。このため、このリセス内にゲート長０．１μｍのゲ
ート電極を形成するために、絶縁膜で挟まれるその開口
幅が０．１μｍの開口を形成したつもりでも、実際の開
口幅は０．０８μｍ〜０．１２μｍまで分布することに
なる。これに対し、本実施例の製造方法では、リセスの
幅はｎ+ −ＧａＡｓ層１４の段差部の側壁に形成される
絶縁膜１６ａの幅に基づいて決定されるので、その寸法
精度は極めて高いものとなる。つまり、この段差部の側
壁に形成される絶縁膜１６ａの幅は、この絶縁膜１６ａ
の形成前にｎ+ −ＧａＡｓ層１４上に被着させる絶縁膜
１６の膜厚の７０％になることがわかっており、この絶
縁膜１６ａの幅のバラツキは絶縁膜１６の膜厚のバラツ
キが反映したものとなる。従って、絶縁膜１６の膜厚の
バラツキは３％程度なので、例えば０．２μｍを絶縁膜
１６ａの幅の目標値にしたとき、その幅のバラツキは
０．００６μｍになることになる。そして、この絶縁膜
１６ａの幅が上述したように最終的に形成されるゲート
電極のゲート長に反映するので、ゲート長のバラツキの
下限も０．００６μｍとなる。尚、ゲート長が０．３μ
ｍ程度のゲート電極を作製する場合、本方法では上記側
壁に形成する絶縁膜１６ａの幅は０．５μｍ必要にな
り、この時の寸法のバラツキ、即ち、ゲート長のバラツ
キは０．０１５μｍになるため、従来方法でゲートを作
製する場合にくらべてゲート長の寸法精度がばらついて
しまうことになる。
【００５０】このように、ゲート電極のゲート長を０．
１μｍ以下にする場合、本実施例の方法によれば、その
寸法のバラツキの程度は従来方法のそれに比べて１／３
になり、０．１μｍ以下の所定のゲート長からなるゲー
ト電極を再現性良く形成することができる。
１μｍ以下にする場合、本実施例の方法によれば、その
寸法のバラツキの程度は従来方法のそれに比べて１／３
になり、０．１μｍ以下の所定のゲート長からなるゲー
ト電極を再現性良く形成することができる。
【００５１】次に、本実施例のＨＥＭＴが優れた動作特
性を有することを説明する。図６，７はＨＥＭＴの動作
特性を説明するための図で、図６は遮断周波数ｆTのゲ
ート長Ｌg 依存性を示した図であり、図７は最大有能電
力利得のゲート・ドレイン容量ＣGD依存性を示した図で
ある。図６に示すように、ゲート長を０．１５μｍから
０．０５μｍにすると、遮断周波数ｆT は８０ＧＨｚか
ら１２０ＧＨｚへ増加し、そして、この状態で、図７に
示すように、ゲート・ドレイン容量ＣGDを０．０５４ｐ
ｆから０．０４２ｐｆにすると、ｆ＝４０ＧＨｚ動作
で、遮断周波数ｆT ＝１２０ＧＨｚの時に最大有能電力
利得Ｇａ（ｍａｘ）が９．０ｄＢから１０．０ｄＢに増
加する。
性を有することを説明する。図６，７はＨＥＭＴの動作
特性を説明するための図で、図６は遮断周波数ｆTのゲ
ート長Ｌg 依存性を示した図であり、図７は最大有能電
力利得のゲート・ドレイン容量ＣGD依存性を示した図で
ある。図６に示すように、ゲート長を０．１５μｍから
０．０５μｍにすると、遮断周波数ｆT は８０ＧＨｚか
ら１２０ＧＨｚへ増加し、そして、この状態で、図７に
示すように、ゲート・ドレイン容量ＣGDを０．０５４ｐ
ｆから０．０４２ｐｆにすると、ｆ＝４０ＧＨｚ動作
で、遮断周波数ｆT ＝１２０ＧＨｚの時に最大有能電力
利得Ｇａ（ｍａｘ）が９．０ｄＢから１０．０ｄＢに増
加する。
【００５２】ここで、本実施例のＨＥＭＴのゲート・ド
レイン容量ＣGDが図１２に示した従来のＨＥＭＴにくら
べて０．０１２ｐｆ小さくできる構造上の理由を図８に
基づいて説明する。即ち、図１２に示した従来の製造工
程により作製したゲート長が０．１μｍのＨＥＭＴ（図
８(a) ）では、ゲート２９とドレイン下のｎ+ −ＧａＡ
ｓ層２４の分離幅が０．１μｍ、ｎ+ −ＧａＡｓ層２４
とゲート２９のひさし部分の間隔が０．２μｍ、ゲート
２９のひさし部分は０．３μｍである。これに対して、
上述した工程により作製した本実施例のＨＥＭＴ（図７
(b) ）では、ゲート１９とドレイン下のｎ+ −ＧａＡｓ
層１４の分離幅が０．２μｍ、ｎ+ −ＧａＡｓ層１４と
ゲート１９のひさし部分の間隔が０．４μｍ、ゲート２
９のひさし部分は０．３μｍである。ゲート１９（２
９）とｎ+ −ＧａＡｓ層１４（２４）を平行平板型のキ
ャパシタと考え、ゲート幅を２８０μｍ、絶縁膜１８
（ＳｉＯ2 膜）の比誘電率を４．０とすると、従来のＨ
ＥＭＴ，及び本実施例のＨＥＭＴのゲート電極のひさし
部分の容量は以下のようになる。
レイン容量ＣGDが図１２に示した従来のＨＥＭＴにくら
べて０．０１２ｐｆ小さくできる構造上の理由を図８に
基づいて説明する。即ち、図１２に示した従来の製造工
程により作製したゲート長が０．１μｍのＨＥＭＴ（図
８(a) ）では、ゲート２９とドレイン下のｎ+ −ＧａＡ
ｓ層２４の分離幅が０．１μｍ、ｎ+ −ＧａＡｓ層２４
とゲート２９のひさし部分の間隔が０．２μｍ、ゲート
２９のひさし部分は０．３μｍである。これに対して、
上述した工程により作製した本実施例のＨＥＭＴ（図７
(b) ）では、ゲート１９とドレイン下のｎ+ −ＧａＡｓ
層１４の分離幅が０．２μｍ、ｎ+ −ＧａＡｓ層１４と
ゲート１９のひさし部分の間隔が０．４μｍ、ゲート２
９のひさし部分は０．３μｍである。ゲート１９（２
９）とｎ+ −ＧａＡｓ層１４（２４）を平行平板型のキ
ャパシタと考え、ゲート幅を２８０μｍ、絶縁膜１８
（ＳｉＯ2 膜）の比誘電率を４．０とすると、従来のＨ
ＥＭＴ，及び本実施例のＨＥＭＴのゲート電極のひさし
部分の容量は以下のようになる。
【００５３】
【数１】
【００５４】
【数２】
【００５５】従って、ゲート・ドレイン容量ＣGDのう
ち、ゲート電極のひさし部の容量によらない分は、０．
０３ｐＦ程度とされているので、本実施例のＨＥＭＴの
ゲート・ドレイン容量ＣGDは０．０４２ｐＦになり、従
来のＨＥＭＴのそれ（０．０５４ｐＦ）よりも低減す
る。
ち、ゲート電極のひさし部の容量によらない分は、０．
０３ｐＦ程度とされているので、本実施例のＨＥＭＴの
ゲート・ドレイン容量ＣGDは０．０４２ｐＦになり、従
来のＨＥＭＴのそれ（０．０５４ｐＦ）よりも低減す
る。
【００５６】このように本実施例のＨＥＭＴの製造工程
では、ゲート電極のゲート長を０．１μｍ以下の所要の
長さに高い精度でもって安定に形成することができ、ま
た、ゲート電極１９のひさし部分と、ドレイン或いはソ
ース下のｎ+ −ＧａＡｓ層１４との間隔を、ドレイン側
で大きく、かつ、ゲート電極１９と上記ドレイン或いは
ソース下のｎ+ −ＧａＡｓ層１４との分離幅、即ち、ド
レイン側にある分離用絶縁膜１８ａの幅をソース側にあ
る分離用絶縁膜１８ｂのそれよりも大きくすることがで
きる。従って、従来に比して高周波特性が一層向上し、
かつ、ゲート・ドレイン容量ＣGDが低減して利得が一層
向上したＨＥＭＴを再現性良く形成することができ、高
性能のＨＥＭＴを高い歩留りでもって製造することがで
きる。
では、ゲート電極のゲート長を０．１μｍ以下の所要の
長さに高い精度でもって安定に形成することができ、ま
た、ゲート電極１９のひさし部分と、ドレイン或いはソ
ース下のｎ+ −ＧａＡｓ層１４との間隔を、ドレイン側
で大きく、かつ、ゲート電極１９と上記ドレイン或いは
ソース下のｎ+ −ＧａＡｓ層１４との分離幅、即ち、ド
レイン側にある分離用絶縁膜１８ａの幅をソース側にあ
る分離用絶縁膜１８ｂのそれよりも大きくすることがで
きる。従って、従来に比して高周波特性が一層向上し、
かつ、ゲート・ドレイン容量ＣGDが低減して利得が一層
向上したＨＥＭＴを再現性良く形成することができ、高
性能のＨＥＭＴを高い歩留りでもって製造することがで
きる。
【００５７】尚、上記工程では、ｎ+ −ＧａＡｓ層１４
をエッチングしてリセス１４ａを形成する際、サイドエ
ッチングが積極的に進行する条件、即ち、バイアス電圧
を低くしたエッチング条件でエッチングを行ったが、前
述したようにバイアス電圧を高くしてサイドエッチング
が殆ど進行しないようにした場合は、リセス１４ａ内の
絶縁膜１８ａ、１８ｂの幅が同じになるが、ゲート電極
の形状は上記と同様にドレイン側のひさし部の位置がソ
ース側のひさし部の位置より高い位置になるため、ゲー
ト・ドレイン容量ＣGDを低減することができる。
をエッチングしてリセス１４ａを形成する際、サイドエ
ッチングが積極的に進行する条件、即ち、バイアス電圧
を低くしたエッチング条件でエッチングを行ったが、前
述したようにバイアス電圧を高くしてサイドエッチング
が殆ど進行しないようにした場合は、リセス１４ａ内の
絶縁膜１８ａ、１８ｂの幅が同じになるが、ゲート電極
の形状は上記と同様にドレイン側のひさし部の位置がソ
ース側のひさし部の位置より高い位置になるため、ゲー
ト・ドレイン容量ＣGDを低減することができる。
【００５８】実施例３．図９はこの発明の実施例３によ
るＨＥＭＴの製造工程を示す工程別断面図であり、図に
おいて、図３，４と同一符号は同一または相当する部分
を示し、４３はＡｌＧａＡｓ層、４４はＧａＡｓ層、４
５，４６はレジストパターンである。
るＨＥＭＴの製造工程を示す工程別断面図であり、図に
おいて、図３，４と同一符号は同一または相当する部分
を示し、４３はＡｌＧａＡｓ層、４４はＧａＡｓ層、４
５，４６はレジストパターンである。
【００５９】以下、製造工程を説明する。先ず、上記実
施例２と同様にして、ＧａＡｓバッファ層１１，ｉ−Ｇ
ａＡｓ１２，ｎ- −ＡｌＧａＡｓ１３，及びｎ+ −Ｇａ
Ａｓ１４からなる化合物半導体基板を得、この上にＡｌ
ＧａＡｓ層４３，ＧａＡｓ層４４を形成し、図９(a) に
示すように、ＧａＡｓ層４４上の所定領域にレジストパ
ターン４５を形成し、該レジストパターン４５をマスク
にしてＧａＡｓ層４４を例えばＳｉＣｌ4 ＋ＳＦ6ガス
を用いたＲＩＥで選択的にエッチングし、続いて、次に
図９(b) に示すようにＡｌＧａＡｓ層４３を酒石酸等の
ウェットエッチング又はＣｌガスを用いたＲＩＥでエッ
チングする。ここで、ＧａＡｓ層４４の厚さは２０００
〜３０００オングストロームであり、ＧａＡｓ層４４，
ＡｌＧａＡｓ層４３はエッチングされるべき層であるの
で、電気的に良好な結晶を必要としない。また、ＡｌＧ
ａＡｓ層４３は２００オングストローム程度で、ウェッ
トエッチングによってもほとんどサイドエッチングされ
ない。
施例２と同様にして、ＧａＡｓバッファ層１１，ｉ−Ｇ
ａＡｓ１２，ｎ- −ＡｌＧａＡｓ１３，及びｎ+ −Ｇａ
Ａｓ１４からなる化合物半導体基板を得、この上にＡｌ
ＧａＡｓ層４３，ＧａＡｓ層４４を形成し、図９(a) に
示すように、ＧａＡｓ層４４上の所定領域にレジストパ
ターン４５を形成し、該レジストパターン４５をマスク
にしてＧａＡｓ層４４を例えばＳｉＣｌ4 ＋ＳＦ6ガス
を用いたＲＩＥで選択的にエッチングし、続いて、次に
図９(b) に示すようにＡｌＧａＡｓ層４３を酒石酸等の
ウェットエッチング又はＣｌガスを用いたＲＩＥでエッ
チングする。ここで、ＧａＡｓ層４４の厚さは２０００
〜３０００オングストロームであり、ＧａＡｓ層４４，
ＡｌＧａＡｓ層４３はエッチングされるべき層であるの
で、電気的に良好な結晶を必要としない。また、ＡｌＧ
ａＡｓ層４３は２００オングストローム程度で、ウェッ
トエッチングによってもほとんどサイドエッチングされ
ない。
【００６０】そして、この後、実施例２の図３(b) 〜図
４(d) に示す工程と同様の工程を行った後、図９(c) に
示すように、ソース側のＡｌＧａＡｓ層１７上にレジス
トパターン４６を形成し、このレジストパターン４６を
マスクにして、ドレイン側のＡｌＧａＡｓ層１７を酒石
酸でエッチング除去し、ｎ+ −ＧａＡｓ層１４をＳｉＣ
ｌ4 ＋ＳＦ6 ガスを用いたＲＩＥ等でＡｌＧａＡｓ層４
３に対して選択的にエッチングすると、図９(d) に示す
状態となる。この後、レジストパターン４６をＯ2 アッ
シャと有機溶剤で除去し、酒石酸を用いてＡｌＧａＡｓ
層１７，４３をエッチング除去した後、実施例２と同様
にして、図示しないレジストパターンを形成し、高融点
金属薄膜１９と低抵抗金属薄膜４０とからなるゲート５
０をマスクにＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック
金属薄膜を蒸着しリフトオフすると、オーミック金属薄
膜からなるソース，ドレイン４２ａが形成され、図９
(e)に示す状態となり、ＨＥＭＴが完成する。
４(d) に示す工程と同様の工程を行った後、図９(c) に
示すように、ソース側のＡｌＧａＡｓ層１７上にレジス
トパターン４６を形成し、このレジストパターン４６を
マスクにして、ドレイン側のＡｌＧａＡｓ層１７を酒石
酸でエッチング除去し、ｎ+ −ＧａＡｓ層１４をＳｉＣ
ｌ4 ＋ＳＦ6 ガスを用いたＲＩＥ等でＡｌＧａＡｓ層４
３に対して選択的にエッチングすると、図９(d) に示す
状態となる。この後、レジストパターン４６をＯ2 アッ
シャと有機溶剤で除去し、酒石酸を用いてＡｌＧａＡｓ
層１７，４３をエッチング除去した後、実施例２と同様
にして、図示しないレジストパターンを形成し、高融点
金属薄膜１９と低抵抗金属薄膜４０とからなるゲート５
０をマスクにＡｕＧｅ／Ｎｉ／Ａｕからなるオーミック
金属薄膜を蒸着しリフトオフすると、オーミック金属薄
膜からなるソース，ドレイン４２ａが形成され、図９
(e)に示す状態となり、ＨＥＭＴが完成する。
【００６１】このように本実施例の製造工程では、化合
物半導体基板上に形成する段差をＧａＡｓ層４４の膜厚
で決定でき、しかも、最終的に残されるｎ+ −ＧａＡｓ
層１４の厚みも該ｎ+ −ＧａＡｓ層１４を最初に形成す
る際の厚みによって決定できるので、再現性よく同一構
造、即ち、同一の素子寸法に調整されたＨＥＭＴを製造
することができ、実施例２の製造工程に比べて製造歩留
りを向上することができる。
物半導体基板上に形成する段差をＧａＡｓ層４４の膜厚
で決定でき、しかも、最終的に残されるｎ+ −ＧａＡｓ
層１４の厚みも該ｎ+ −ＧａＡｓ層１４を最初に形成す
る際の厚みによって決定できるので、再現性よく同一構
造、即ち、同一の素子寸法に調整されたＨＥＭＴを製造
することができ、実施例２の製造工程に比べて製造歩留
りを向上することができる。
【００６２】尚、上記製造工程では、図９(c) ，(d) に
示すように、レジストパターン４６でソース側をマスク
して、ドレイン側のＡｌＧａＡｓ層１７，ＧａＡｓ層４
４を除去するようにしたが、図９(b) に示す工程の後、
実施例２の図３(b) 以降の工程と同様の工程を行っても
ＨＥＭＴを作製できることは言うまでもない。
示すように、レジストパターン４６でソース側をマスク
して、ドレイン側のＡｌＧａＡｓ層１７，ＧａＡｓ層４
４を除去するようにしたが、図９(b) に示す工程の後、
実施例２の図３(b) 以降の工程と同様の工程を行っても
ＨＥＭＴを作製できることは言うまでもない。
【００６３】実施例４．上記実施例２，３ではｎ+ −Ｇ
ａＡｓ層１４の表面部に、ＳｉＣｌ4 ＋ＳＦ6ガスを用
いたＲＩＥやＥＣＲエッチングによるエッチングを阻止
する層を形成するために、該ｎ+ −ＧａＡｓ層１４の表
面にアルミニウムイオンを注入してＡｌＧａＡｓ層１７
を形成したが、図１０に示すように、ｎ+ −ＧａＡｓ層
１４の表面にＡｌＧａＡｓ層１７ａをエピタキシャル成
長するようにしてもよい。このエピタキシャル成長は、
トリメチルアルミニウム（ＴＭＡｌ），トリメチルガリ
ウム（ＴＭＧａ），アルシン（ＡＳＨ3 ）のガスを用い
たＭＯＣＶＤにより、１００Ｔｏｒｒ，６５０℃の成長
条件で行うことができ、堆積速度（デポレート）２００
オングストローム／ｍｉｎでエピタキシャル成長する。
尚、図１０に示すように、ＡｌＧａＡｓはＳｉＯ2 から
なる絶縁膜１８上には成長しないので、ｎ+−ＧａＡｓ
層１４上にのみ選択的に成長させることができる。
ａＡｓ層１４の表面部に、ＳｉＣｌ4 ＋ＳＦ6ガスを用
いたＲＩＥやＥＣＲエッチングによるエッチングを阻止
する層を形成するために、該ｎ+ −ＧａＡｓ層１４の表
面にアルミニウムイオンを注入してＡｌＧａＡｓ層１７
を形成したが、図１０に示すように、ｎ+ −ＧａＡｓ層
１４の表面にＡｌＧａＡｓ層１７ａをエピタキシャル成
長するようにしてもよい。このエピタキシャル成長は、
トリメチルアルミニウム（ＴＭＡｌ），トリメチルガリ
ウム（ＴＭＧａ），アルシン（ＡＳＨ3 ）のガスを用い
たＭＯＣＶＤにより、１００Ｔｏｒｒ，６５０℃の成長
条件で行うことができ、堆積速度（デポレート）２００
オングストローム／ｍｉｎでエピタキシャル成長する。
尚、図１０に示すように、ＡｌＧａＡｓはＳｉＯ2 から
なる絶縁膜１８上には成長しないので、ｎ+−ＧａＡｓ
層１４上にのみ選択的に成長させることができる。
【００６４】尚、以上の説明においては、何れの実施例
においても、ＧａＡｓ系ＨＥＭＴについて説明したが、
ＧａＡｓ系ＭＥＳＦＥＴやＩｎＰ系ＨＥＭＴにも本発明
は適用可能であり、ＧａＡｓ系ＭＥＳＦＥＴの場合はｎ
+ −ＧａＡｓ／ＡｌＧａＡｓ／ｎ−ＧａＡｓ／ｉ−Ｇａ
Ａｓ基板を用い、上記実施例と同様にＡｌＧａＡｓに対
するＧａＡｓの選択エッチングを行うことができ、Ｉｎ
Ｐ系ＨＥＭＴの場合はｎ−ＩｎＧａＡｓ／ｉ−ＡｌＩｎ
Ａｓ／Ｓｉ／ｉ−ＡｌＩｎＡｓ／ｉ−ＩｎＧａＡｓ／ｉ
−ＡｌＩｎＡｓ／ｉ−ＩｎＰ基板を用い、ＡｌＩｎＡｓ
に対するＩｎＧａＡｓの選択エッチングを行うことがで
きる。
においても、ＧａＡｓ系ＨＥＭＴについて説明したが、
ＧａＡｓ系ＭＥＳＦＥＴやＩｎＰ系ＨＥＭＴにも本発明
は適用可能であり、ＧａＡｓ系ＭＥＳＦＥＴの場合はｎ
+ −ＧａＡｓ／ＡｌＧａＡｓ／ｎ−ＧａＡｓ／ｉ−Ｇａ
Ａｓ基板を用い、上記実施例と同様にＡｌＧａＡｓに対
するＧａＡｓの選択エッチングを行うことができ、Ｉｎ
Ｐ系ＨＥＭＴの場合はｎ−ＩｎＧａＡｓ／ｉ−ＡｌＩｎ
Ａｓ／Ｓｉ／ｉ−ＡｌＩｎＡｓ／ｉ−ＩｎＧａＡｓ／ｉ
−ＡｌＩｎＡｓ／ｉ−ＩｎＰ基板を用い、ＡｌＩｎＡｓ
に対するＩｎＧａＡｓの選択エッチングを行うことがで
きる。
【００６５】
【発明の効果】以上のように、この発明にかかに半導体
装置の製造方法によれば、段差部に形成した金属薄膜の
厚みによって、ゲート長が規定されるようにしたので、
上記金属薄膜を形成する際の該金属薄膜の膜厚を調整す
るだけで、ゲート長の短縮化を容易且つ高精度に行うこ
とができ、上記金属薄膜を０．２μｍ以下の厚みに形成
することにより、従来のレジストパターンによってゲー
ト電極形成用の開口を形成する方法では不可能であった
ゲート長が０．２μｍ以下のゲート電極を再現性よく製
造することができ、高周波特性に優れた半導体装置を高
い歩留りでもって製造できる効果がある。また、従来の
ように電子ビーム照射によるパターン露光工程を必要と
しないため、スループットを向上でき、製造歩留りを向
上できる効果がある。また、従来のように電子ビーム露
光用レジストと光学露光用レジストとを重ねて形成する
必要がないため、製造工程全体で使用するレジスト材料
の選択の自由度を向上できる効果もある。
装置の製造方法によれば、段差部に形成した金属薄膜の
厚みによって、ゲート長が規定されるようにしたので、
上記金属薄膜を形成する際の該金属薄膜の膜厚を調整す
るだけで、ゲート長の短縮化を容易且つ高精度に行うこ
とができ、上記金属薄膜を０．２μｍ以下の厚みに形成
することにより、従来のレジストパターンによってゲー
ト電極形成用の開口を形成する方法では不可能であった
ゲート長が０．２μｍ以下のゲート電極を再現性よく製
造することができ、高周波特性に優れた半導体装置を高
い歩留りでもって製造できる効果がある。また、従来の
ように電子ビーム照射によるパターン露光工程を必要と
しないため、スループットを向上でき、製造歩留りを向
上できる効果がある。また、従来のように電子ビーム露
光用レジストと光学露光用レジストとを重ねて形成する
必要がないため、製造工程全体で使用するレジスト材料
の選択の自由度を向上できる効果もある。
【００６６】更に、この発明にかかる半導体装置によれ
ば、ソース側とドレイン側の高濃度層間に形成されたリ
セス内に、そのドレイン側のひさし部と上記ドレイン側
の高濃度層との間隔がそのソース側のひさし部と上記ソ
ース側の高濃度層との間隔よりも長くなる形状で、か
つ、ゲート長が０．１μｍ以下のゲート電極を形成する
ようにしたので、高い相互コンダクタンスと優れた高周
波特性を有するとともに、ゲート・ドレイン耐圧の向上
とゲート・ドレイン容量の低減によって利得が向上した
電界効果型半導体装置を得ることができる効果がある。
ば、ソース側とドレイン側の高濃度層間に形成されたリ
セス内に、そのドレイン側のひさし部と上記ドレイン側
の高濃度層との間隔がそのソース側のひさし部と上記ソ
ース側の高濃度層との間隔よりも長くなる形状で、か
つ、ゲート長が０．１μｍ以下のゲート電極を形成する
ようにしたので、高い相互コンダクタンスと優れた高周
波特性を有するとともに、ゲート・ドレイン耐圧の向上
とゲート・ドレイン容量の低減によって利得が向上した
電界効果型半導体装置を得ることができる効果がある。
【００６７】更に、この発明にかかる半導体装置によれ
ば、上記ゲート電極とドレイン側の高濃度層との分離幅
を上記ゲート電極とソース側の高濃度層との分離幅より
大きくしたので、利得が一層向上した電界効果型半導体
装置を得ることができる効果がある。
ば、上記ゲート電極とドレイン側の高濃度層との分離幅
を上記ゲート電極とソース側の高濃度層との分離幅より
大きくしたので、利得が一層向上した電界効果型半導体
装置を得ることができる効果がある。
【００６８】更に、この発明にかかる半導体装置の製造
方法によれば、段差部の側壁に残した絶縁膜の幅を基準
にしてゲート長が規定され、かつ、この段差によりゲー
トのひさし部の位置が規定されるようにしたので、ゲー
ト長が０．１μｍ以下の所定寸法に高精度に制御され、
ひさし部の位置がドレイン側で高く、ソース側で低いゲ
ート構造を得ることができ、高い相互コンダクタンスと
優れた高周波数特性を有するとともに、ゲート・ドレイ
ン耐圧の向上とゲート・ドレイン容量の低減によって利
得が向上した電界効果型半導体装置を高い歩留りでもっ
て製造できる効果がある。
方法によれば、段差部の側壁に残した絶縁膜の幅を基準
にしてゲート長が規定され、かつ、この段差によりゲー
トのひさし部の位置が規定されるようにしたので、ゲー
ト長が０．１μｍ以下の所定寸法に高精度に制御され、
ひさし部の位置がドレイン側で高く、ソース側で低いゲ
ート構造を得ることができ、高い相互コンダクタンスと
優れた高周波数特性を有するとともに、ゲート・ドレイ
ン耐圧の向上とゲート・ドレイン容量の低減によって利
得が向上した電界効果型半導体装置を高い歩留りでもっ
て製造できる効果がある。
【００６９】更に、この発明にかかる半導体装置の製造
方法によれば、上記段差部をエッチングしてリセスを形
成する際に、リセスの幅をドレイン側に広げて形成する
ことができるので、ゲートとドレイン側の高濃度層との
分離幅がゲートとソース側の高濃度層との分離幅より大
きくなった素子構造を容易に形成することができ、利得
が一層向上した電界効果型半導体装置を高い歩留りでも
って製造できる効果がある。
方法によれば、上記段差部をエッチングしてリセスを形
成する際に、リセスの幅をドレイン側に広げて形成する
ことができるので、ゲートとドレイン側の高濃度層との
分離幅がゲートとソース側の高濃度層との分離幅より大
きくなった素子構造を容易に形成することができ、利得
が一層向上した電界効果型半導体装置を高い歩留りでも
って製造できる効果がある。
【図１】本発明の実施例１による化合物半導体装置の製
造工程におけるＴ型ゲート電極の形成工程を示す工程別
断面図である。
造工程におけるＴ型ゲート電極の形成工程を示す工程別
断面図である。
【図２】本発明の実施例２によるＨＥＭＴの構造を示す
断面図である。
断面図である。
【図３】図２のＨＥＭＴの製造工程を示す工程別断面図
である。
である。
【図４】図２のＨＥＭＴの製造工程を示す工程別断面図
である。
である。
【図５】ｎ+ −ＧａＡｓ層におけるエッチング開口幅と
エッチングレートとの関係を示す図である。
エッチングレートとの関係を示す図である。
【図６】ＨＥＭＴにおける遮断周波数ｆT とゲート長Ｌ
g との関係を示す図である。
g との関係を示す図である。
【図７】ＨＥＭＴにおける最大有能電力利得のゲート・
ドレイン容量ＣGD依存性を示す図である。
ドレイン容量ＣGD依存性を示す図である。
【図８】従来のＨＥＭＴと図２のＨＥＭＴのゲート電極
とその周囲とを拡大して示した図である。
とその周囲とを拡大して示した図である。
【図９】この発明の実施例３によるＨＥＭＴの製造工程
を示す工程別断面図である。
を示す工程別断面図である。
【図１０】この発明の実施例４によるＨＥＭＴの製造工
程における主要工程を示す断面図である。
程における主要工程を示す断面図である。
【図１１】従来の化合物半導体装置の製造工程における
Ｔ型ゲート電極の形成工程を示す工程別断面図である。
Ｔ型ゲート電極の形成工程を示す工程別断面図である。
【図１２】従来のＨＥＭＴの製造工程を示す工程別断面
図である。
図である。
１ 化合物半導体基板 ２ 絶縁膜 ２ａ 開口部 ２ｂ 絶縁膜端部の側壁 ３ ＷＳｉ膜 ３ａ 開口部 ３ｂ 絶縁膜端部の側壁２ｂに沿って形成されたＷＳ
ｉ膜 ３ｃ ＷＳｉ膜端部の側壁 ４ レジスト膜 ４ａ レジスト膜端部の側壁 ５ レジスト開口パターン ５ａ 開口部 ６ ゲート電極形成用金属 ６ａ Ｔ型ゲート電極 １１ ＧａＡｓバッファ層 １２ ｉ−ＧａＡｓ層 １３ ｎ- −ＡｌＧａＡｓ層 １４ ｎ+ −ＧａＡｓ層 １４ａ リセス １５ レジストパターン １７，４３ ＡｌＧａＡｓ層 １７ａ エピタキシャル成長により形成されたＡｌＧａ
Ａｓ層 １８，１８ａ，１８ｂ 絶縁膜 １８ｃ 開口 １９ 高融点金属薄膜 ４０ 低抵抗金属薄膜 ４２ａ，４２ｂ オーミック金属薄膜 ４４ ＧａＡｓ層 ５０ ゲート電極
ｉ膜 ３ｃ ＷＳｉ膜端部の側壁 ４ レジスト膜 ４ａ レジスト膜端部の側壁 ５ レジスト開口パターン ５ａ 開口部 ６ ゲート電極形成用金属 ６ａ Ｔ型ゲート電極 １１ ＧａＡｓバッファ層 １２ ｉ−ＧａＡｓ層 １３ ｎ- −ＡｌＧａＡｓ層 １４ ｎ+ −ＧａＡｓ層 １４ａ リセス １５ レジストパターン １７，４３ ＡｌＧａＡｓ層 １７ａ エピタキシャル成長により形成されたＡｌＧａ
Ａｓ層 １８，１８ａ，１８ｂ 絶縁膜 １８ｃ 開口 １９ 高融点金属薄膜 ４０ 低抵抗金属薄膜 ４２ａ，４２ｂ オーミック金属薄膜 ４４ ＧａＡｓ層 ５０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｈ 7376−4Ｍ 21/302 Ｆ 9277−4Ｍ 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (19)
- 【請求項１】 Ｔ型ゲート電極を有する半導体装置の製
造方法において、 半導体基板上に絶縁膜を形成し、該絶縁膜の所定部分を
除去して開口を形成する工程と、 上記開口内の上記半導体基板表面から上記半導体基板上
に残された上記絶縁膜の表面に沿って金属薄膜を堆積形
成する工程と、 上記開口が埋め込まれるように第１のレジスト膜を形成
する工程と、 上記金属薄膜の上記絶縁膜の側壁に沿って形成された部
分上に開口が形成されるように、上記第１のレジスト膜
と上記金属薄膜の所定部分上に第２のレジスト膜を形成
する工程と、 上記第１，第２のレジスト膜をマスクにして、上記金属
薄膜をエッチング除去する工程と、 上記半導体基板の全面に対してゲート電極形成用金属を
蒸着し、上記第１，第２のレジスト膜とともに上記第２
のレジスト膜上に蒸着した上記ゲート電極形成用金属を
除去して、Ｔ型ゲート電極を形成する工程と、 上記半導体基板及び上記絶縁膜上に残された金属薄膜を
エッチング除去する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 上記金属薄膜を０．２μｍ以下の膜厚に形成することを
特徴とする半導体装置の製造方法。 - 【請求項３】 化合物半導体基板のリセス内にゲート電
極を形成してなる電界効果型半導体装置において、 その最上層にドレイン側とソース側の高濃度層が形成さ
れ、これら２つの高濃度層間にリセスが形成された化合
物半導体基板と、 上記リセス内に形成され、そのドレイン側のひさし部と
上記ドレイン側の高濃度層との間隔がそのソース側のひ
さし部と上記ソース側の高濃度層との間隔よりも大きく
なるように形成された高融点金属からなる電極上に、低
抵抗金属層を配設してなるゲート電極とを備え、 上記ゲート電極のゲート長が０．１μｍ以下であること
を特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 上記ゲート電極と上記ドレイン側の高濃度層との分離幅
が、上記ゲート電極と上記ソース側の高濃度層との分離
幅よりも大きいことを特徴とする半導体装置。 - 【請求項５】 化合物半導体基板のリセス内にゲート電
極を形成してなる電界効果型半導体装置の製造方法にお
いて、 化合物半導体基板の所定部分を所定深さ彫り込んで、該
化合物半導体基板に該化合物半導体基板の主面に対して
垂直に切り立つ側壁をもった段差を形成する工程と、 上記段差が形成された化合物半導体基板上に絶縁膜を形
成し、この絶縁膜をエッチバックして上記段差の側壁に
沿って絶縁膜を残す工程と、 上記段差の側壁に沿って残された絶縁膜をマスクに用い
て、上記半導体基板の表面露出部に後述するエッチング
ガスによるエッチングを阻止するエッチング阻止層を自
己整合的に形成し、この後、上記段差の側壁に残された
絶縁膜を除去する工程と、 上記エッチング阻止層をマスクにして、上記絶縁膜の除
去によって露出した上記化合物半導体基板を所定のエッ
チングガスにより所定深さエッチングして、リセスを形
成する工程と、 上記エッチング阻止層の表面及び上記リセスの内周面に
沿って絶縁膜を形成し、該絶縁膜をエッチバックして、
上記リセスの側壁に該絶縁膜を残す工程と、 上記リセスの底部にその一部が接触するように、上記エ
ッチング阻止層及び上記工程により残された絶縁膜の表
面に沿って高融点金属膜を形成し、該高融点金属膜上に
低抵抗金属膜を形成する工程と、 上記高融点金属膜及び低抵抗金属膜の，上記リセスの上
方或いは上記リセス及びその周囲の上方に形成されてい
る部分のみを残して他の部分をエッチング除去して、ゲ
ート電極を形成する工程と、 上記エッチング阻止層を除去するとともに、上記リセス
の両側の化合物半導体基板を同じ厚みにする工程と、 上記リセスの両側の化合物半導体基板上に所定のレジス
トパターンを形成し、この状態で上記ゲート電極をマス
クにしてオーミック金属薄膜を蒸着し、リフトオフする
ことによりソース，ドレイン電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 上記エッチング阻止層の形成工程は、上記化合物半導体
基板及び上記段差の側壁に沿って残された絶縁膜の表面
部に所定イオンを所定深さ注入して、該表面部の組成を
上記エッチングガスによってエッチングされない組成に
変えるものとしたことを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項５に記載の半導体装置の製造方法
において、 上記エッチング阻止層の形成工程は、上記化合物半導体
基板上に、上記段差の側壁に沿って残された絶縁膜をマ
スクにして選択的に上記エッチングガスによってエッチ
ングされない組成の半導体層をエピタキシャル成長する
ものとしたことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５に記載の半導体装置の製造方法
において、 上記リセスの形成工程は、サイドエッチングが積極的に
進行するエッチング条件でエッチングを行うものとした
ことを特徴とする半導体装置の製造方法。 - 【請求項９】 化合物半導体基板のリセス内にゲート電
極を形成してなる電界効果型半導体装置を製造する方法
において、 その最上層が高濃度層からなる化合物半導体基板の所定
部分を所定深さ彫り込んで、該高濃度層に該化合物半導
体基板の主面に対して垂直に切り立つ側壁をもった段差
を形成する工程と、 上記段差が形成された高濃度層上に絶縁膜を形成し、こ
の絶縁膜をエッチバックして上記段差の側壁に沿って絶
縁膜を残す工程と、 上記段差の側壁に沿って残された絶縁膜を用いて、上記
高濃度層の表面露出部に後述するエッチングガスによる
エッチングを阻止するエッチング阻止層を自己整合的に
形成し、この後、上記段差の側壁に残された絶縁膜を除
去する工程と、 上記エッチング阻止層をマスクにして所定のエッチング
ガスにより上記絶縁膜の除去によって露出した上記高濃
度層をエッチングし、該高濃度層を貫通するリセスを形
成する工程と、 上記エッチング阻止層の表面及び上記リセスの内周面に
沿って絶縁膜を形成し、該絶縁膜をエッチバックして、
上記リセスの側壁に該絶縁膜を残す工程と、 上記リセスの底部にその一部が接触するように上記エッ
チング阻止層及び上記工程により残された絶縁膜の，表
面に沿って高融点金属膜を形成し、該高融点金属膜上に
低抵抗金属膜を形成する工程と、 上記高融点金属膜及び低抵抗金属膜の，上記リセスの上
方或いは上記リセス及びその周囲の上方に形成されてい
る部分のみを残して他の部分をエッチング除去して、ゲ
ート電極を形成する工程と、 上記エッチング阻止層を除去し、上記リセスの両側の高
濃度層を同じ厚みにする工程と、 上記リセスの両側の高濃度層上に所定のレジストパター
ンを形成し、この状態で上記ゲート電極をマスクにして
オーミック金属薄膜を蒸着し、リフトオフすることによ
りソース，ドレイン電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 上記エッチング阻止層の形成工程は、上記高濃度層と上
記段差の側壁に沿って残された絶縁膜の表面部に所定イ
オンを所定深さ注入して、該表面部の組成を上記エッチ
ングガスによってエッチングされない組成に変えるもの
としたことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９に記載の半導体装置の製造方
法において、 上記エッチング阻止層の形成工程は、上記高濃度層上
に、上記段差の側壁に沿って残された絶縁膜をマスクに
して選択的に上記エッチングガスによってエッチングさ
れない組成の半導体層をエピタキシャル成長するものと
したことを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項９に記載の半導体装置の製造方
法において、 上記化合物半導体基板は、上記高濃度層の下に上記エッ
チングによるリセスの形成時にエッチングストッパ層と
して機能する層が形成されていることを特徴とする半導
体装置の製造方法。 - 【請求項１３】 請求項９に記載の半導体装置の製造方
法において、 上記エッチング阻止層を除去し、上記リセスの両側の高
濃度層を同じ厚みにする工程は、 上記リセスを隔てた一方の側にある大きな厚みの高濃度
層及び該高濃度層上に形成されている上記エッチング阻
止層に、斜め方向からイオンミリングを施して、該エッ
チング阻止層を除去し、該高濃度層の厚みを上記リセス
を隔てた他方の側にある小さな厚みの高濃度層の厚みと
同じにする工程と、 上記小さな厚みの高濃度層上に形成されている上記エッ
チング阻止層をエッチング除去した後、該小さな厚みの
高濃度層及び上記工程により厚みが小さくなった上記高
濃度層にエッチングを施して、これらの厚みを所定の同
じ厚みに調整する工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項１４】 請求項９に記載の半導体装置の製造方
法において、 上記リセスの形成工程は、サイドエッチングが積極的に
進行するエッチング条件でエッチングを行うものとした
ことを特徴とする半導体装置の製造方法。 - 【請求項１５】 化合物半導体基板のリセス内にゲート
電極を形成してなる電界効果型半導体装置を製造する方
法において、 その最上層が高濃度層からなる化合物半導体基板上に、
後述する所定のエッチングガスによるエッチングを阻止
する組成からなる厚みの小さい第１の化合物半導体膜
と、該高濃度層と同一の組成からなる厚みの大きい第２
の化合物半導体膜とをこの順に形成し、これらを部分的
に除去して、上記化合物半導体基板上に該化合物半導体
基板の主面に対して垂直に切り立つ側壁をもった段差を
形成する工程と、 上記第１，第２の化合物半導体膜及び上記高濃度層の表
面に沿って絶縁膜を形成し、この絶縁膜をエッチバック
して上記段差の側壁に沿って絶縁膜を残す工程と、 上記段差の側壁に沿って残された絶縁膜を用いて、上記
高濃度層及び上記第２の化合物半導体膜の表面露出部に
後述するエッチングガスによるエッチングを阻止するエ
ッチング阻止層を自己整合的に形成し、この後、上記段
差の側壁に残された絶縁膜を除去する工程と、 上記エッチング阻止層をマスクにして、所定のエッチン
グガスにより、上記絶縁膜の除去によって露出した上記
高濃度層及び上記第２の化合物半導体膜をエッチング
し、該高濃度層を貫通するリセスを形成する工程と、 上記エッチング阻止層の表面及び上記リセスの内周面に
沿って絶縁膜を形成し、該絶縁膜をエッチバックして、
上記リセスの側壁に該絶縁膜を残す工程と、 上記リセスの底部にその一部が接触するように、上記エ
ッチング阻止層及び上記工程により残された絶縁膜の表
面に沿って高融点金属膜を形成し、該高融点金属膜上に
低抵抗金属膜を形成する工程と、 上記高融点金属膜及び低抵抗金属膜の，上記リセスの上
方或いは上記リセス及びその周囲の上方に形成されてい
る部分のみを残して他の部分をエッチング除去して、ゲ
ート電極を形成する工程と、 上記第２の化合物半導体膜上に形成されている上記エッ
チング阻止層を選択的に除去し、上記第２の化合物半導
体膜を上記所定のエッチングガスによりエッチング除去
する工程と、 上記工程により露出した上記第１の化合物半導体膜及び
上記高濃度層上に形成されている上記エッチング阻止層
を除去した後、上記リセスの両側の高濃度層上に所定の
レジストパターンを形成し、この状態で上記ゲート電極
をマスクにしてオーミック金属薄膜を蒸着し、リフトオ
フすることによりソース，ドレイン電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
方法において、 上記エッチング阻止層の形成工程は、上記高濃度層，上
記第２の化合物半導体膜及び上記段差の側壁に沿って残
された絶縁膜の表面部に所定イオンを所定深さ注入し
て、該表面部の組成を上記エッチングガスによってエッ
チングされない組成に変えるものとしたことを特徴とす
る半導体装置の製造方法。 - 【請求項１７】 請求項１５に記載の半導体装置の製造
方法において、 上記エッチング阻止層の形成工程は、上記高濃度層と上
記第２の化合物半導体膜上に、上記段差の側壁に沿って
残された絶縁膜をマスクにして選択的に上記エッチング
ガスによってエッチングされない組成の半導体層をエピ
タキシャル成長するようにしたことを特徴とする半導体
装置の製造方法。 - 【請求項１８】 請求項１５に記載の半導体装置の製造
方法において、 上記化合物半導体基板は、上記高濃度層の下に上記エッ
チングによるリセスの形成時にエッチングストッパ層と
して機能する層が形成されていることを特徴とする半導
体装置の製造方法。 - 【請求項１９】 請求項１５に記載の半導体装置の製造
方法において、 上記リセスの形成工程では、上記第２の化合物半導体膜
が積極的にエッチングされるエッチング条件でエッチン
グを行うようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19710893A JPH06168959A (ja) | 1992-09-29 | 1993-08-09 | 半導体装置及びその製造方法 |
| US08/377,617 US5538910A (en) | 1992-09-29 | 1995-01-25 | Method of making a narrow gate electrode for a field effect transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28500692 | 1992-09-29 | ||
| JP4-285006 | 1992-09-29 | ||
| JP19710893A JPH06168959A (ja) | 1992-09-29 | 1993-08-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168959A true JPH06168959A (ja) | 1994-06-14 |
Family
ID=26510172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19710893A Pending JPH06168959A (ja) | 1992-09-29 | 1993-08-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195404A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 微細ｔ型電極及びその形成法 |
| CN115315800A (zh) * | 2021-03-04 | 2022-11-08 | 株式会社日立高新技术 | 半导体装置制造方法及等离子处理方法 |
-
1993
- 1993-08-09 JP JP19710893A patent/JPH06168959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195404A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 微細ｔ型電極及びその形成法 |
| CN115315800A (zh) * | 2021-03-04 | 2022-11-08 | 株式会社日立高新技术 | 半导体装置制造方法及等离子处理方法 |
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