JPH06168962A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPH06168962A JPH06168962A JP5173910A JP17391093A JPH06168962A JP H06168962 A JPH06168962 A JP H06168962A JP 5173910 A JP5173910 A JP 5173910A JP 17391093 A JP17391093 A JP 17391093A JP H06168962 A JPH06168962 A JP H06168962A
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- insulating film
- forming
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Abstract
(57)【要約】
【目的】 ゲート電極とソース及びドレイン電極を自己
整合的に形成してゲート長（Ｌg ）の短縮とソース抵抗
（Ｒs ）の短縮を図る際、ゲート・ソース間容量（Ｃg
s）がより低減化されるようにＴ型ゲート電極を形成す
ることができる電界効果型半導体装置の製造方法を提供
する。 【構成】 半導体エピタキシャル基板上に第１の絶縁膜
５，高融点金属薄膜６をこの順に形成し、第１の絶縁膜
５と高融点金属薄膜６に対して第１の開口部５ａを形成
した後、該第１の開口部５ａを埋め込むように第２の絶
縁膜８を形成し、上記基板に対する垂直方向から該第２
の絶縁膜８をエッチングして、第１の開口部５ａ内に該
第２の絶縁膜８を側壁膜とする第２の開口部８ａを形成
し、この後、基板の全面に対して電極形成用金属を被着
し、該電極形成用金属を第１の絶縁膜５及び高融点金属
薄膜６とともに所定幅にパターニングする。
整合的に形成してゲート長（Ｌg ）の短縮とソース抵抗
（Ｒs ）の短縮を図る際、ゲート・ソース間容量（Ｃg
s）がより低減化されるようにＴ型ゲート電極を形成す
ることができる電界効果型半導体装置の製造方法を提供
する。 【構成】 半導体エピタキシャル基板上に第１の絶縁膜
５，高融点金属薄膜６をこの順に形成し、第１の絶縁膜
５と高融点金属薄膜６に対して第１の開口部５ａを形成
した後、該第１の開口部５ａを埋め込むように第２の絶
縁膜８を形成し、上記基板に対する垂直方向から該第２
の絶縁膜８をエッチングして、第１の開口部５ａ内に該
第２の絶縁膜８を側壁膜とする第２の開口部８ａを形成
し、この後、基板の全面に対して電極形成用金属を被着
し、該電極形成用金属を第１の絶縁膜５及び高融点金属
薄膜６とともに所定幅にパターニングする。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果型半導体装
置とその製造方法に関し、特に、Ｔ型ゲート電極を有す
る電界効果型半導体装置とその製造方法に関するもので
ある。
置とその製造方法に関し、特に、Ｔ型ゲート電極を有す
る電界効果型半導体装置とその製造方法に関するもので
ある。
【０００２】
【従来の技術】図５，６は、特開昭６３−１７４３７４
号公報、或いは、I.Hanyu らがエレクトロニクス レタ
ーズ２４巻1988年1327頁(Electronics Letters 24 (198
8)1327) に発表した従来のＨＥＭＴ(High Electron Mob
ility Transistor) の製造工程を示す工程別断面図であ
り、図５はゲート電極の形成位置を規定し、且つ、ゲー
ト電極形成用の絶縁膜を形成する迄の工程を示し、ま
た、図６は図５に示した工程後に行われるゲート電極と
ソース及びドレイン電極の形成工程を示している。これ
らの図において、２１はＧａＡｓバッファ層、２２はｉ
−ＧａＡｓ層、２３はｎ−ＡｌＧａＡｓ層、２４はｎ+
−ＧａＡｓ層、２４ａはリセス、２５は第１の絶縁膜、
２５ａは第１の絶縁膜２５に形成された開口部、２７は
レジスト、２８は第２の絶縁膜、２８ａは第２の絶縁膜
２８に形成された開口部、２８ｂはｎ−ＡｌＧａＡｓ層
２３の露出部、２９は高融点金属膜、３０は低抵抗金属
膜、３１はレジスト、３２はオーミック電極用金属膜、
３２ａはソース電極、３２ｂはドレイン電極、３３はＴ
型ゲート電極、３３ａはＴ型ゲート電極３３のひさし部
である。
号公報、或いは、I.Hanyu らがエレクトロニクス レタ
ーズ２４巻1988年1327頁(Electronics Letters 24 (198
8)1327) に発表した従来のＨＥＭＴ(High Electron Mob
ility Transistor) の製造工程を示す工程別断面図であ
り、図５はゲート電極の形成位置を規定し、且つ、ゲー
ト電極形成用の絶縁膜を形成する迄の工程を示し、ま
た、図６は図５に示した工程後に行われるゲート電極と
ソース及びドレイン電極の形成工程を示している。これ
らの図において、２１はＧａＡｓバッファ層、２２はｉ
−ＧａＡｓ層、２３はｎ−ＡｌＧａＡｓ層、２４はｎ+
−ＧａＡｓ層、２４ａはリセス、２５は第１の絶縁膜、
２５ａは第１の絶縁膜２５に形成された開口部、２７は
レジスト、２８は第２の絶縁膜、２８ａは第２の絶縁膜
２８に形成された開口部、２８ｂはｎ−ＡｌＧａＡｓ層
２３の露出部、２９は高融点金属膜、３０は低抵抗金属
膜、３１はレジスト、３２はオーミック電極用金属膜、
３２ａはソース電極、３２ｂはドレイン電極、３３はＴ
型ゲート電極、３３ａはＴ型ゲート電極３３のひさし部
である。
【０００３】以下、上記ＨＥＭＴの製造工程をこれらの
図に基づいて説明する。先ず、図示しない半絶縁性のＧ
ａＡｓ基板上に、ＧａＡｓバッファ層２１，ｉ−ＧａＡ
ｓ層２２、ｎ−ＡｌＧａＡｓ層２３，ｎ+ ＡｌＧａＡｓ
層２３，ｎ+ −ＧａＡｓ２４をエピタキシャル成長し
て、エピタキシャル基板を得、次いで、該エピタキシャ
ル基板上にＳｉＯ2 膜を３０００オングストローム程度
堆積して第１の絶縁膜２５を形成した後、図５(a) に示
すように、該第１の絶縁膜２５上に開口幅が０．５μｍ
の開口パターンを有するレジストパターン２７を形成す
る。
図に基づいて説明する。先ず、図示しない半絶縁性のＧ
ａＡｓ基板上に、ＧａＡｓバッファ層２１，ｉ−ＧａＡ
ｓ層２２、ｎ−ＡｌＧａＡｓ層２３，ｎ+ ＡｌＧａＡｓ
層２３，ｎ+ −ＧａＡｓ２４をエピタキシャル成長し
て、エピタキシャル基板を得、次いで、該エピタキシャ
ル基板上にＳｉＯ2 膜を３０００オングストローム程度
堆積して第１の絶縁膜２５を形成した後、図５(a) に示
すように、該第１の絶縁膜２５上に開口幅が０．５μｍ
の開口パターンを有するレジストパターン２７を形成す
る。
【０００４】次に、図５(b) に示すように、レジストパ
ターン２７をマスクとして、該第１の絶縁膜２５に対し
てＣＨＦ3 ＋Ｏ2 ，ＣＨＦ4 ＋Ｏ2 等をエッチングガス
として用いたドライエッチングを施して、開口部２５ａ
を形成する。次に、レジストパターン２７および開口部
２５ａが形成された第１の絶縁膜２５をマスクにして、
ｎ+ −ＧａＡｓ２４に対して、例えばＣＣｌ2 Ｆ2 を用
いた反応性イオンエッチング、または、酒石酸と過酸化
水素水をエッチャントとするウエットエッチングを施
し、図５(c) に示すように、その深さが、例えば１００
０オングストローム程度となるようにリセス２４ａを形
成する。尚、図５(c) は、ウェットエッチングを用いた
場合に、絶縁膜２５の下部のｎ+ −ＧａＡｓ２４で生ず
るサイドエッチングは無視して描かれている。また、上
記工程では、ｎ+ −ＧａＡｓ層２４のみをエッチングし
ているが、ｎ−ＡｌＧａＡｓ層２３までエッチングを進
行させない場合もある。
ターン２７をマスクとして、該第１の絶縁膜２５に対し
てＣＨＦ3 ＋Ｏ2 ，ＣＨＦ4 ＋Ｏ2 等をエッチングガス
として用いたドライエッチングを施して、開口部２５ａ
を形成する。次に、レジストパターン２７および開口部
２５ａが形成された第１の絶縁膜２５をマスクにして、
ｎ+ −ＧａＡｓ２４に対して、例えばＣＣｌ2 Ｆ2 を用
いた反応性イオンエッチング、または、酒石酸と過酸化
水素水をエッチャントとするウエットエッチングを施
し、図５(c) に示すように、その深さが、例えば１００
０オングストローム程度となるようにリセス２４ａを形
成する。尚、図５(c) は、ウェットエッチングを用いた
場合に、絶縁膜２５の下部のｎ+ −ＧａＡｓ２４で生ず
るサイドエッチングは無視して描かれている。また、上
記工程では、ｎ+ −ＧａＡｓ層２４のみをエッチングし
ているが、ｎ−ＡｌＧａＡｓ層２３までエッチングを進
行させない場合もある。
【０００５】次に、図５(d) に示すように、レジスト２
７をＯ2 アッシャ或いは有機溶液で除去した後、図５
(e) に示すように、プラズマＣＶＤ法等を用い、基板の
全面に対してＳｉＯ2 膜を堆積し、上記開口部２５ａを
埋め込むように、上記第１の絶縁膜２５上に、例えば、
その膜厚が３０００オングストローム程度の第２の絶縁
膜２８を形成する。
７をＯ2 アッシャ或いは有機溶液で除去した後、図５
(e) に示すように、プラズマＣＶＤ法等を用い、基板の
全面に対してＳｉＯ2 膜を堆積し、上記開口部２５ａを
埋め込むように、上記第１の絶縁膜２５上に、例えば、
その膜厚が３０００オングストローム程度の第２の絶縁
膜２８を形成する。
【０００６】次に、図５(f) に示すように、スパッタエ
ッチング或いは反応性イオンエッチング等を用いて基板
面に対して垂直方向に第２の絶縁膜２８をエッチング
し、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅、即
ち、ｎ−ＡｌＧａＡｓ層２３に対する開口幅が約０．２
５μｍとなるその断面形状がＶ字状の開口部２８ａを形
成する。
ッチング或いは反応性イオンエッチング等を用いて基板
面に対して垂直方向に第２の絶縁膜２８をエッチング
し、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅、即
ち、ｎ−ＡｌＧａＡｓ層２３に対する開口幅が約０．２
５μｍとなるその断面形状がＶ字状の開口部２８ａを形
成する。
【０００７】次に、図６(a) に示すように、この開口部
２８ａを埋め込むように、スパッタ蒸着を用いて、例え
ば膜厚が１５００オングストロームのＷＳｉからなる高
融点金属膜２９を形成し、アニールを行った後、スパッ
タ蒸着により、例えばＴｉ（５００オングストローム）
／Ｐｔ（１０００オングストローム）／Ａｕ（３０００
オングストローム）からなる低抵抗金属膜３０を形成す
る。
２８ａを埋め込むように、スパッタ蒸着を用いて、例え
ば膜厚が１５００オングストロームのＷＳｉからなる高
融点金属膜２９を形成し、アニールを行った後、スパッ
タ蒸着により、例えばＴｉ（５００オングストローム）
／Ｐｔ（１０００オングストローム）／Ａｕ（３０００
オングストローム）からなる低抵抗金属膜３０を形成す
る。
【０００８】次に、図６(b) に示すように、レジストパ
ターン３１を低抵抗金属膜３０上に形成した後、このレ
ジストパターン３１をマスクにして、イオンミリングに
より上記Ｔｉ／Ｐｔ／Ａｕからなる低抵抗金属膜３０を
所定幅にパターニングし、反応性イオンエッチングによ
りＷＳｉからなる高融点金属膜２９とＳｉＯ2 からなる
絶縁膜２５を所定幅にパターニングする。この工程で
は、高融点金属膜２９と絶縁膜２５がサイドエッチング
されて、低抵抗金属薄膜３０よりもその幅が小さくな
る。図６(c) はこの反応性イオンエッチングのエッチン
グ量を更に増加させた場合を示しており、ＷＳｉからな
る高融点金属膜２９の幅が更に小さくなり、ＳｉＯ2 か
らなる絶縁膜２５は全てエッチング除去されている。
ターン３１を低抵抗金属膜３０上に形成した後、このレ
ジストパターン３１をマスクにして、イオンミリングに
より上記Ｔｉ／Ｐｔ／Ａｕからなる低抵抗金属膜３０を
所定幅にパターニングし、反応性イオンエッチングによ
りＷＳｉからなる高融点金属膜２９とＳｉＯ2 からなる
絶縁膜２５を所定幅にパターニングする。この工程で
は、高融点金属膜２９と絶縁膜２５がサイドエッチング
されて、低抵抗金属薄膜３０よりもその幅が小さくな
る。図６(c) はこの反応性イオンエッチングのエッチン
グ量を更に増加させた場合を示しており、ＷＳｉからな
る高融点金属膜２９の幅が更に小さくなり、ＳｉＯ2 か
らなる絶縁膜２５は全てエッチング除去されている。
【０００９】次に、図６(d) に示すように、レジストパ
ターン３１を除去し、次いで、例えば、Ａｕ−Ｇｅ／Ｎ
ｉ／Ａｕからなるオーミック電極形成用の金属膜３２を
蒸着し、リフトオフを行うと、図６(e) に示すように、
Ｔ型ゲート電極３３及びソース，ドレイン電極３２ａ，
３２ｂが形成され、この後、例えば、温度４００℃で、
２分間程度の熱処理を行うとＨＥＭＴが完成する。
ターン３１を除去し、次いで、例えば、Ａｕ−Ｇｅ／Ｎ
ｉ／Ａｕからなるオーミック電極形成用の金属膜３２を
蒸着し、リフトオフを行うと、図６(e) に示すように、
Ｔ型ゲート電極３３及びソース，ドレイン電極３２ａ，
３２ｂが形成され、この後、例えば、温度４００℃で、
２分間程度の熱処理を行うとＨＥＭＴが完成する。
【００１０】尚、上記図６(c) に示す工程で、ＳｉＯ2
からなる絶縁膜２５を、全てエッチング除去するのは、
Ｔ型ゲート電極３３のひさし部３３ａの下部における絶
縁膜をできるだけ減らし、ゲート・ソース間容量（Ｃg
s）を小さくするためである。また、電極下部の周囲の
絶縁膜２８は能動層表面、即ち、ｎ−ＡｌＧａＡｓ層２
３表面を外部から保護するために除去されずに残されて
いる。
からなる絶縁膜２５を、全てエッチング除去するのは、
Ｔ型ゲート電極３３のひさし部３３ａの下部における絶
縁膜をできるだけ減らし、ゲート・ソース間容量（Ｃg
s）を小さくするためである。また、電極下部の周囲の
絶縁膜２８は能動層表面、即ち、ｎ−ＡｌＧａＡｓ層２
３表面を外部から保護するために除去されずに残されて
いる。
【００１１】ところで、ＨＥＭＴは、電子が走行する結
晶領域（図５，６ではｉ−ＧａＡｓ２２中の２次元電子
ガスが形成される領域）と、電子を供給する結晶領域
（図５，６ではｎ−ＡｌＧａＡｓ層２３）とをヘテロ接
合によって空間的に分離して形成することにより、電子
がドナー不純物によって散乱されるのを減少させて、電
子移動度を向上させた（高速性を実現した）デバイスで
あり、該ＨＥＭＴでは、高周波特性である遮断周波数ｆ
t や最大発振周波数ｆmax の向上及び単方向電力利得
（Uni Lateral Gain）Ｕの向上、並びに、雑音指数Ｆ0
を低減するために、ゲート長（Ｌg ）の短縮及びソース
抵抗（Ｒs ）の低減化はもちろんのこと、ゲート・ソー
ス間容量（Ｃgs）やゲート抵抗( Ｒg ）をより低減化す
る必要がある。
晶領域（図５，６ではｉ−ＧａＡｓ２２中の２次元電子
ガスが形成される領域）と、電子を供給する結晶領域
（図５，６ではｎ−ＡｌＧａＡｓ層２３）とをヘテロ接
合によって空間的に分離して形成することにより、電子
がドナー不純物によって散乱されるのを減少させて、電
子移動度を向上させた（高速性を実現した）デバイスで
あり、該ＨＥＭＴでは、高周波特性である遮断周波数ｆ
t や最大発振周波数ｆmax の向上及び単方向電力利得
（Uni Lateral Gain）Ｕの向上、並びに、雑音指数Ｆ0
を低減するために、ゲート長（Ｌg ）の短縮及びソース
抵抗（Ｒs ）の低減化はもちろんのこと、ゲート・ソー
ス間容量（Ｃgs）やゲート抵抗( Ｒg ）をより低減化す
る必要がある。
【００１２】
【発明が解決しようとする課題】上記図５，６に示した
従来のＨＥＭＴの製造工程では、ゲート電極及びソース
及びドレイン電極が自己整合的に形成されるめ、ゲート
長（Ｌg ）の短縮及びソース抵抗（Ｒs ）の低減化を図
ることができ、しかも、ゲート電極がＴ型形状に形成さ
れることから、ゲート抵抗（Ｒg ）もある程度まで低減
化することができる。
従来のＨＥＭＴの製造工程では、ゲート電極及びソース
及びドレイン電極が自己整合的に形成されるめ、ゲート
長（Ｌg ）の短縮及びソース抵抗（Ｒs ）の低減化を図
ることができ、しかも、ゲート電極がＴ型形状に形成さ
れることから、ゲート抵抗（Ｒg ）もある程度まで低減
化することができる。
【００１３】しかるに、上記Ｔ型ゲート電極３３の下部
を形成する際、図５(e) ，(f) に示すように、開口部２
５ａが形成された第１の絶縁膜２５上に、該開口部２５
ａを埋め込むように、第２の絶縁膜２８を堆積し、この
後、該第２の絶縁膜２８を基板面に対して垂直方向にエ
ッチングして、上記開口部２５ａ内に、第２の絶縁膜２
８の側壁膜で囲まれた、その開口幅（０．２５μｍ）が
ゲート長となる開口部２８ａを形成し、ここに電極金属
を被着させて電極の下部を形成している。しかしなが
ら、この第２の絶縁膜２８をエッチング際、第１の絶縁
膜２５も同時にエッチングされることから（オーバーエ
ッチングされることから）、該第１の絶縁膜２５の膜厚
が減少し、その結果、ゲート電極３３のひさし部３３ａ
とソース及びドレイン電極１３ａ，１３ｂとの間隔（ゲ
ート電極３３のひさし部３３ａとソース及びドレイン電
極１３ａ，１３ｂの形成面である低抵抗のｎ+ −ＧａＡ
ｓ層２４表面との間隔）が狭くなり、ゲート・ソース間
容量（Ｃgs）が増大してしまうという問題点があった。
を形成する際、図５(e) ，(f) に示すように、開口部２
５ａが形成された第１の絶縁膜２５上に、該開口部２５
ａを埋め込むように、第２の絶縁膜２８を堆積し、この
後、該第２の絶縁膜２８を基板面に対して垂直方向にエ
ッチングして、上記開口部２５ａ内に、第２の絶縁膜２
８の側壁膜で囲まれた、その開口幅（０．２５μｍ）が
ゲート長となる開口部２８ａを形成し、ここに電極金属
を被着させて電極の下部を形成している。しかしなが
ら、この第２の絶縁膜２８をエッチング際、第１の絶縁
膜２５も同時にエッチングされることから（オーバーエ
ッチングされることから）、該第１の絶縁膜２５の膜厚
が減少し、その結果、ゲート電極３３のひさし部３３ａ
とソース及びドレイン電極１３ａ，１３ｂとの間隔（ゲ
ート電極３３のひさし部３３ａとソース及びドレイン電
極１３ａ，１３ｂの形成面である低抵抗のｎ+ −ＧａＡ
ｓ層２４表面との間隔）が狭くなり、ゲート・ソース間
容量（Ｃgs）が増大してしまうという問題点があった。
【００１４】このような問題点は、上記第１の絶縁膜２
５を厚く形成することにより解決でできるものとも考え
られるが、第１の絶縁膜２５を厚くすると、該第１の絶
縁膜２５に開口部２５ａを形成する際のエッチング精度
が低下し、また、該第１の絶縁膜２５上に第２の絶縁膜
２８を堆積形成する際の該開口部２５ａ内への絶縁膜２
８の埋め込みも不完全になるため、ゲート長（Ｌg ）と
なる開口幅が０．２５μｍ程度の微細な開口部（２８
ａ）を制御性良く形成することができなくなってしま
う。
５を厚く形成することにより解決でできるものとも考え
られるが、第１の絶縁膜２５を厚くすると、該第１の絶
縁膜２５に開口部２５ａを形成する際のエッチング精度
が低下し、また、該第１の絶縁膜２５上に第２の絶縁膜
２８を堆積形成する際の該開口部２５ａ内への絶縁膜２
８の埋め込みも不完全になるため、ゲート長（Ｌg ）と
なる開口幅が０．２５μｍ程度の微細な開口部（２８
ａ）を制御性良く形成することができなくなってしま
う。
【００１５】一方、上記図５に示す工程では、上述した
ように、第２の絶縁膜２８を半導体エピタキシャル基板
（ｎ−ＡｌＧａＡｓ層２３）対して垂直方向にエッチン
グすることで、その段面形状がＶ字状の第２の開口部２
８ａを形成しており、この際、第２の絶縁膜２８の膜厚
を変えることで、その段面形状がＶ字状の第２の開口部
２８ａのｎ−ＡｌＧａＡｓ層２３に対する開口幅（即
ち、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅）が変
化する。即ち、第２の絶縁膜２８の膜厚が大きくなるに
つれて、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３
に対する開口幅は小さくなり、上記工程では、該第２の
絶縁膜２８を３０００オングストローム程度形成するこ
とで、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３に
対する開口幅が０．２５μｍ程度となるようにしてい
る。しかしながら、ゲート長（Ｌg ）をより短縮するた
めに、上記第２の絶縁膜２８の膜厚を大きくしていく
と、その段面形状がＶ字状の第２の開口部２８ａのＶ字
の角度が小さくなり、その結果、ゲート電極を構成する
電極金属を蒸着していくと、図７に示すように、その蒸
着過程で金属膜内に形成されるＶ字状溝２９の角度が次
第に狭くなって、Ｖ字状溝２９の表面に対して電極金属
が均一に蒸着せず、その結果、得られるゲート電極形成
用の金属膜（低抵抗金属膜３０）内には空洞３０ａが形
成され、ゲート抵抗( Ｒg ）が高くなってしまうという
問題点があった。
ように、第２の絶縁膜２８を半導体エピタキシャル基板
（ｎ−ＡｌＧａＡｓ層２３）対して垂直方向にエッチン
グすることで、その段面形状がＶ字状の第２の開口部２
８ａを形成しており、この際、第２の絶縁膜２８の膜厚
を変えることで、その段面形状がＶ字状の第２の開口部
２８ａのｎ−ＡｌＧａＡｓ層２３に対する開口幅（即
ち、ｎ−ＡｌＧａＡｓ層２３の露出部２８ｂの幅）が変
化する。即ち、第２の絶縁膜２８の膜厚が大きくなるに
つれて、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３
に対する開口幅は小さくなり、上記工程では、該第２の
絶縁膜２８を３０００オングストローム程度形成するこ
とで、第２の開口部２８ａのｎ−ＡｌＧａＡｓ層２３に
対する開口幅が０．２５μｍ程度となるようにしてい
る。しかしながら、ゲート長（Ｌg ）をより短縮するた
めに、上記第２の絶縁膜２８の膜厚を大きくしていく
と、その段面形状がＶ字状の第２の開口部２８ａのＶ字
の角度が小さくなり、その結果、ゲート電極を構成する
電極金属を蒸着していくと、図７に示すように、その蒸
着過程で金属膜内に形成されるＶ字状溝２９の角度が次
第に狭くなって、Ｖ字状溝２９の表面に対して電極金属
が均一に蒸着せず、その結果、得られるゲート電極形成
用の金属膜（低抵抗金属膜３０）内には空洞３０ａが形
成され、ゲート抵抗( Ｒg ）が高くなってしまうという
問題点があった。
【００１６】特開昭６３−２０４７７２号公報には、Ｔ
型ゲート電極の上部電極用の金属膜を、下部電極用の金
属膜を給電電極とするメッキ法で形成することでその膜
厚を厚く形成する方法が提案されており、この方法を用
いることで、上記問題点が解決できるようにも考えられ
る。しかるに、メッキ法、即ち、通常の電解メッキ法で
は、Ｖ字状溝のような微細でその表面形状が平坦でない
金属膜表面（成長界面）に対してメッキ成長中にイオン
の濃度を一定に満たすことが困難であり、空洞を生ずる
ことなく金属膜を成長させることはできない。
型ゲート電極の上部電極用の金属膜を、下部電極用の金
属膜を給電電極とするメッキ法で形成することでその膜
厚を厚く形成する方法が提案されており、この方法を用
いることで、上記問題点が解決できるようにも考えられ
る。しかるに、メッキ法、即ち、通常の電解メッキ法で
は、Ｖ字状溝のような微細でその表面形状が平坦でない
金属膜表面（成長界面）に対してメッキ成長中にイオン
の濃度を一定に満たすことが困難であり、空洞を生ずる
ことなく金属膜を成長させることはできない。
【００１７】この発明は上記のような問題点を解消する
ためになされたもので、ゲート電極とソース及びドレイ
ン電極を自己整合的に形成してゲート長（Ｌg ）の短縮
とソース抵抗の低減を図る際、ゲート・ソース間容量
（Ｃgs）がより低減化されるようにＴ型ゲート電極を形
成することができる電界効果型半導体装置の製造方法を
得ることを目的とする。
ためになされたもので、ゲート電極とソース及びドレイ
ン電極を自己整合的に形成してゲート長（Ｌg ）の短縮
とソース抵抗の低減を図る際、ゲート・ソース間容量
（Ｃgs）がより低減化されるようにＴ型ゲート電極を形
成することができる電界効果型半導体装置の製造方法を
得ることを目的とする。
【００１８】更に、この発明の他の目的は、上記ゲート
・ソース間容量（Ｃgs）の低減化とともに、ゲート長
（Ｌg ）の短縮化に際して、ゲート抵抗( Ｒg ）をより
低減化できる電界効果型半導体装置の製造方法を得るこ
とを目的とする。
・ソース間容量（Ｃgs）の低減化とともに、ゲート長
（Ｌg ）の短縮化に際して、ゲート抵抗( Ｒg ）をより
低減化できる電界効果型半導体装置の製造方法を得るこ
とを目的とする。
【００１９】更に、この発明の他の目的は、ゲート長が
０．２５μｍ以下に短縮され、且つ、その上部電極内に
空洞がないゲート抵抗( Ｒg ）をより低減化されたＴ型
ゲート電極を備えた電界効果型半導体装置を得ることを
目的とする。
０．２５μｍ以下に短縮され、且つ、その上部電極内に
空洞がないゲート抵抗( Ｒg ）をより低減化されたＴ型
ゲート電極を備えた電界効果型半導体装置を得ることを
目的とする。
【００２０】
【課題を解決するための手段】この発明に係る電界効果
型半導体装置の製造方法は、第１の絶縁膜上に高融点金
属膜を形成し、ゲート電極の形成領域を規定するための
第１の開口部をこれら２つの膜を貫通するように形成
し、この後、第２の絶縁膜を上記高融点金属膜上に形成
し、該第２の絶縁膜を半導体基板に対する垂直方向から
エッチングを施し、上記第１の開口部内に該第２の絶縁
膜を側壁とする第２の開口部を形成して、Ｔ型ゲート電
極を能動層に対して被着形成するためのマスクを得るよ
うにしたものである。
型半導体装置の製造方法は、第１の絶縁膜上に高融点金
属膜を形成し、ゲート電極の形成領域を規定するための
第１の開口部をこれら２つの膜を貫通するように形成
し、この後、第２の絶縁膜を上記高融点金属膜上に形成
し、該第２の絶縁膜を半導体基板に対する垂直方向から
エッチングを施し、上記第１の開口部内に該第２の絶縁
膜を側壁とする第２の開口部を形成して、Ｔ型ゲート電
極を能動層に対して被着形成するためのマスクを得るよ
うにしたものである。
【００２１】更に、この発明に係る電界効果型半導体装
置の製造方法は、上記Ｔ型ゲート電極の形成後、上記第
１，第２の絶縁膜を除去し、この後、上記基板の全面に
対して絶縁膜を堆積するようにしたものである。
置の製造方法は、上記Ｔ型ゲート電極の形成後、上記第
１，第２の絶縁膜を除去し、この後、上記基板の全面に
対して絶縁膜を堆積するようにしたものである。
【００２２】更に、この発明に係る電界効果型半導体装
置は、半導体エピタキシャル基板上に、ゲート電極形成
領域（ゲート長）を規定するためのその断面形状がＶ字
状の開口部を備えた絶縁膜を形成した後、該Ｖ字状の開
口部を埋め込むように該絶縁膜上にＴ型ゲート電極の下
部電極を構成する第１の電極金属膜を蒸着あるいは堆積
によって形成し、上記第１の電極金属膜上に該金属膜を
給電電極としたパルスメッキ法或いは無電解メッキ法に
よってＴ型ゲート電極の上部電極となる第２の電極金属
膜を形成するようにしたものである。
置は、半導体エピタキシャル基板上に、ゲート電極形成
領域（ゲート長）を規定するためのその断面形状がＶ字
状の開口部を備えた絶縁膜を形成した後、該Ｖ字状の開
口部を埋め込むように該絶縁膜上にＴ型ゲート電極の下
部電極を構成する第１の電極金属膜を蒸着あるいは堆積
によって形成し、上記第１の電極金属膜上に該金属膜を
給電電極としたパルスメッキ法或いは無電解メッキ法に
よってＴ型ゲート電極の上部電極となる第２の電極金属
膜を形成するようにしたものである。
【００２３】
【作用】この発明においては、第１の絶縁膜と第２の絶
縁膜との間に高融点金属薄膜を設け、該第２の絶縁膜に
エッチングを施して、第１の絶縁膜の第１の開口部内に
第２の絶縁膜をその側壁膜とする第２の開口部を形成す
るようにしたから、第２の絶縁膜のエッチング時に、高
融点金属薄膜によって第１の絶縁膜はエッチングされ
ず、該第１の絶縁膜の膜厚を保つことができ、Ｔ型ゲー
ト電極のひさし部とソース（ドレイン）電極間の間隔を
拡げることができる。
縁膜との間に高融点金属薄膜を設け、該第２の絶縁膜に
エッチングを施して、第１の絶縁膜の第１の開口部内に
第２の絶縁膜をその側壁膜とする第２の開口部を形成す
るようにしたから、第２の絶縁膜のエッチング時に、高
融点金属薄膜によって第１の絶縁膜はエッチングされ
ず、該第１の絶縁膜の膜厚を保つことができ、Ｔ型ゲー
ト電極のひさし部とソース（ドレイン）電極間の間隔を
拡げることができる。
【００２４】更に、この発明においては、Ｔ型ゲート電
極と能動層間に介在する上記第１，第２の絶縁膜を完全
に除去した後、基板の全面に対してその膜厚が５００オ
ングストローム以下の薄い絶縁膜を堆積するようにした
から、Ｔ型ゲート電極のひさし部下の絶縁膜量を少なく
でき、かつ、能動層表面を外部から保護することができ
る。
極と能動層間に介在する上記第１，第２の絶縁膜を完全
に除去した後、基板の全面に対してその膜厚が５００オ
ングストローム以下の薄い絶縁膜を堆積するようにした
から、Ｔ型ゲート電極のひさし部下の絶縁膜量を少なく
でき、かつ、能動層表面を外部から保護することができ
る。
【００２５】更に、この発明においては、Ｔ型ゲート電
極の下部電極となる第１の金属膜上に、該第１の金属膜
を給電電極としてＴ型ゲート電極の上部電極となる第２
の金属膜をパルスメッキ法或いは無電解メッキ法によっ
て形成するようにしたから、第１の金属膜の表面が平坦
でない微細な形状（Ｖ字状）であっても、常に、濃度を
一定にメッキ溶剤を金属膜の成長界面に存在させて第２
の金属膜を形成することができ、該第２の金属膜に空洞
が生じることがない。
極の下部電極となる第１の金属膜上に、該第１の金属膜
を給電電極としてＴ型ゲート電極の上部電極となる第２
の金属膜をパルスメッキ法或いは無電解メッキ法によっ
て形成するようにしたから、第１の金属膜の表面が平坦
でない微細な形状（Ｖ字状）であっても、常に、濃度を
一定にメッキ溶剤を金属膜の成長界面に存在させて第２
の金属膜を形成することができ、該第２の金属膜に空洞
が生じることがない。
【００２６】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は、この発明の第１の実施例によるＨＥ
ＭＴの構造を示す断面図であり、図２，３はこのＨＥＭ
Ｔの製造工程を示す工程別断面図であり、図２はその製
造工程におけるゲート電極の形成位置を規定し、且つ、
ゲート電極形成するため絶縁膜を形成する迄の工程を示
し、図３は図２に示した工程後に行われるゲート電極と
ソース及びドレイン電極を形成する工程を示している。
る。 実施例１．図１は、この発明の第１の実施例によるＨＥ
ＭＴの構造を示す断面図であり、図２，３はこのＨＥＭ
Ｔの製造工程を示す工程別断面図であり、図２はその製
造工程におけるゲート電極の形成位置を規定し、且つ、
ゲート電極形成するため絶縁膜を形成する迄の工程を示
し、図３は図２に示した工程後に行われるゲート電極と
ソース及びドレイン電極を形成する工程を示している。
【００２７】これらの図において、１はＧａＡｓバッフ
ァ層，２はｉ−ＧａＡｓ層，３はｎ−ＡｌＧａＡｓ層，
４はｎ+ −ＧａＡｓ層，４ａはリセス、５は第１の絶縁
膜，５ａは第１の絶縁膜５に形成された開口部、６は高
融点金属薄膜，７はレジストパターン、８は第２の絶縁
膜，８ａは第２の絶縁膜８に形成された開口部、８ｂは
ｎ−ＡｌＧａＡｓ層の露出部（ゲート長）、９は高融点
金属膜，９ａはＶ字状溝、１０は低抵抗金属膜，１１は
レジストパターン、１２は第３の絶縁膜，１３はオーミ
ック電極用金属膜，１３ａはソース電極、１３ｂはドレ
イン電極、１４は給電層金属、１５，１５ａはＴ型ゲー
ト電極、１５ｂはＴ型ゲート電極１５のひさし部であ
る。
ァ層，２はｉ−ＧａＡｓ層，３はｎ−ＡｌＧａＡｓ層，
４はｎ+ −ＧａＡｓ層，４ａはリセス、５は第１の絶縁
膜，５ａは第１の絶縁膜５に形成された開口部、６は高
融点金属薄膜，７はレジストパターン、８は第２の絶縁
膜，８ａは第２の絶縁膜８に形成された開口部、８ｂは
ｎ−ＡｌＧａＡｓ層の露出部（ゲート長）、９は高融点
金属膜，９ａはＶ字状溝、１０は低抵抗金属膜，１１は
レジストパターン、１２は第３の絶縁膜，１３はオーミ
ック電極用金属膜，１３ａはソース電極、１３ｂはドレ
イン電極、１４は給電層金属、１５，１５ａはＴ型ゲー
ト電極、１５ｂはＴ型ゲート電極１５のひさし部であ
る。
【００２８】以下、製造工程を説明する。先ず、図２
(a) に示すように、図示しない半絶縁性ＧａＡｓ基板上
にＧａＡｓバッファ層１，ｉ−ＧａＡｓ層２，ｎ−Ａｌ
ＧａＡｓ層３，ｎ+ −ＧａＡｓ層４をこの順にエピタキ
シャル成長してエピタキシャル基板を得、次いで、該エ
ピタキシャル基板上に、例えば、ＳｉＯ2 をプラズマＣ
ＶＤにより３０００オングストローム程度堆積して第１
の絶縁膜５を形成し、更に、該第１の絶縁膜５上にＷＳ
ｉをスパッタ蒸着により５００オングストローム程度蒸
着して高融点金属薄膜６を形成し、該高融点金属薄膜６
上に開口幅が０．５μｍの開口パターンを有するレジス
トパターン７を形成する。
(a) に示すように、図示しない半絶縁性ＧａＡｓ基板上
にＧａＡｓバッファ層１，ｉ−ＧａＡｓ層２，ｎ−Ａｌ
ＧａＡｓ層３，ｎ+ −ＧａＡｓ層４をこの順にエピタキ
シャル成長してエピタキシャル基板を得、次いで、該エ
ピタキシャル基板上に、例えば、ＳｉＯ2 をプラズマＣ
ＶＤにより３０００オングストローム程度堆積して第１
の絶縁膜５を形成し、更に、該第１の絶縁膜５上にＷＳ
ｉをスパッタ蒸着により５００オングストローム程度蒸
着して高融点金属薄膜６を形成し、該高融点金属薄膜６
上に開口幅が０．５μｍの開口パターンを有するレジス
トパターン７を形成する。
【００２９】次に、図２(b) に示すように、レジストパ
ターン７をマスクとしてＣＨＦ3 ，ＳＦ6 ，ＣＦ4 等の
エッチングガスを用いたドライエッチングにより、ＷＳ
ｉからなる高融点金属薄膜６とＳｉＯ2 からなる絶縁膜
５を貫通する開口部５ａを形成し、更に、レジストパタ
ーン７および開口部５ａが形成されたＳｉＯ2 からなる
絶縁膜５をマスクにして、ｎ+ −ＧａＡｓ層４に対し
て、例えば、ＣＣｌ2 Ｆ2 ，Ｃｌ2 ，ＳｉＣｌ4 等を用
いた反応性イオンエッチング、或いは、酒石酸と過酸化
水素水との混合液をエッチャントとするウェットエッチ
ングを施して、図２(c) に示すように、例えば、その深
さが１０００オングストローム程度となるようにリセス
４ａを形成する。尚、図２(c) は、ウエットエッチング
を行った際に、ＳｉＯ2 からなる絶縁膜５の下部のｎ+
−ＧａＡｓ４層で生ずるサイドエッチングは無視して描
かれている。
ターン７をマスクとしてＣＨＦ3 ，ＳＦ6 ，ＣＦ4 等の
エッチングガスを用いたドライエッチングにより、ＷＳ
ｉからなる高融点金属薄膜６とＳｉＯ2 からなる絶縁膜
５を貫通する開口部５ａを形成し、更に、レジストパタ
ーン７および開口部５ａが形成されたＳｉＯ2 からなる
絶縁膜５をマスクにして、ｎ+ −ＧａＡｓ層４に対し
て、例えば、ＣＣｌ2 Ｆ2 ，Ｃｌ2 ，ＳｉＣｌ4 等を用
いた反応性イオンエッチング、或いは、酒石酸と過酸化
水素水との混合液をエッチャントとするウェットエッチ
ングを施して、図２(c) に示すように、例えば、その深
さが１０００オングストローム程度となるようにリセス
４ａを形成する。尚、図２(c) は、ウエットエッチング
を行った際に、ＳｉＯ2 からなる絶縁膜５の下部のｎ+
−ＧａＡｓ４層で生ずるサイドエッチングは無視して描
かれている。
【００３０】次に、図２(d) に示すように、レジストパ
ターン７をＯ2 アッシャ或いは有機溶液を除去した後、
図２(e) に示すように、プラズマＣＶＤ法等を用いて、
基板の全面に対してＳｉＯ2 を３０００〜５０００オン
グストローム程度堆積して第２の絶縁膜８を形成する。
ターン７をＯ2 アッシャ或いは有機溶液を除去した後、
図２(e) に示すように、プラズマＣＶＤ法等を用いて、
基板の全面に対してＳｉＯ2 を３０００〜５０００オン
グストローム程度堆積して第２の絶縁膜８を形成する。
【００３１】次に、図２(f) に示すように、スパッタエ
ッチング又は反応性イオンエッチングを用いて基板面に
対して垂直方向に第２の絶縁膜８をエッチングして、該
第２の絶縁膜８をその側壁膜とする第２の開口部８ａを
形成する。この第２の絶縁膜８のエッチング工程では、
該２の絶縁膜８をオーバーエッチングしても、ＷＳｉか
らなる高融点金属薄膜６はほとんどエッチングされない
ため、第１の絶縁膜５の膜厚は減少しない。即ち、例え
ば、ＣＨＦ3 とＯ2 の混合ガスでエッチングした時のエ
ッチングレートが、ＳｉＯ2 では５００オングストロー
ム／ｍｉｎ程度であるのに対して、ＷＳｉでは１００オ
ングストローム／ｍｉｎ程度であり、ＳｉＯ2 からなる
第２の絶縁膜８の膜厚を５０００オングストロームとす
ると、該第２の絶縁膜８のエッチングに要する時間は１
０ｍｉｎであり、ＷＳｉからなる高融点金属薄膜６（５
００オングストローム）のエッチングに要する時間は５
ｍｉｎなので、第２の絶縁膜８を５０％オーバーエッチ
ングしても第１の絶縁膜５はエッチングされない。
ッチング又は反応性イオンエッチングを用いて基板面に
対して垂直方向に第２の絶縁膜８をエッチングして、該
第２の絶縁膜８をその側壁膜とする第２の開口部８ａを
形成する。この第２の絶縁膜８のエッチング工程では、
該２の絶縁膜８をオーバーエッチングしても、ＷＳｉか
らなる高融点金属薄膜６はほとんどエッチングされない
ため、第１の絶縁膜５の膜厚は減少しない。即ち、例え
ば、ＣＨＦ3 とＯ2 の混合ガスでエッチングした時のエ
ッチングレートが、ＳｉＯ2 では５００オングストロー
ム／ｍｉｎ程度であるのに対して、ＷＳｉでは１００オ
ングストローム／ｍｉｎ程度であり、ＳｉＯ2 からなる
第２の絶縁膜８の膜厚を５０００オングストロームとす
ると、該第２の絶縁膜８のエッチングに要する時間は１
０ｍｉｎであり、ＷＳｉからなる高融点金属薄膜６（５
００オングストローム）のエッチングに要する時間は５
ｍｉｎなので、第２の絶縁膜８を５０％オーバーエッチ
ングしても第１の絶縁膜５はエッチングされない。
【００３２】また、上記図２(e) に示す工程で、第２の
絶縁膜８の膜厚を変化させることにより、図２(f) に示
した、第２の絶縁膜８をその側壁膜とする第２の開口部
８ａの開口幅８ｂ（即ち、最終的にはゲート長に対応す
るもの）が変わる。例えば、第２の絶縁膜８の膜厚を３
０００オングストロームから５０００オングストローム
にすると、開口部８ａの開口幅８ｂは０．２５μｍ程度
から０．１５μｍ程度に縮小される。
絶縁膜８の膜厚を変化させることにより、図２(f) に示
した、第２の絶縁膜８をその側壁膜とする第２の開口部
８ａの開口幅８ｂ（即ち、最終的にはゲート長に対応す
るもの）が変わる。例えば、第２の絶縁膜８の膜厚を３
０００オングストロームから５０００オングストローム
にすると、開口部８ａの開口幅８ｂは０．２５μｍ程度
から０．１５μｍ程度に縮小される。
【００３３】次に、図３(a) に示すように、開口部８ａ
を埋め込むように、基板の全面に対して、例えばＷＳｉ
をスパッタ蒸着して膜内に空洞が形成されない程度（１
５００オングストローム）の膜厚の高融点金属膜９を形
成し、４００℃〜５００℃でアニールすることで開口部
へのスパッタダメージを除去し、メッキによる金属膜形
成に際して給電電極となるＡｕ等からなる給電層金属１
４を５００オングストローム程度スパッタ蒸着し、次い
で、パルスメッキ法または無電解メッキ法により、例え
ば、Ａｕからなる４０００オングストローム程度の低抵
抗金属薄膜１０を形成する。
を埋め込むように、基板の全面に対して、例えばＷＳｉ
をスパッタ蒸着して膜内に空洞が形成されない程度（１
５００オングストローム）の膜厚の高融点金属膜９を形
成し、４００℃〜５００℃でアニールすることで開口部
へのスパッタダメージを除去し、メッキによる金属膜形
成に際して給電電極となるＡｕ等からなる給電層金属１
４を５００オングストローム程度スパッタ蒸着し、次い
で、パルスメッキ法または無電解メッキ法により、例え
ば、Ａｕからなる４０００オングストローム程度の低抵
抗金属薄膜１０を形成する。
【００３４】ここで、パルスメッキ法または無電解メッ
キ法を用いて低抵抗金属薄膜１０を形成すると、上記開
口部８ａの開口幅８ｂを、０．２μｍ以下（０．１５μ
ｍ）に縮小した場合、スパッタ蒸着で形成された高融点
金属膜９表面のＶ字状溝９ａのＶ字の角度が小さくなっ
ても、Ａｕイオンは、その成長界面（即ち、Ｖ字状溝９
ａ上の給電層金属１４）の上面に常に均一に供給される
ため、成長する金属膜内に図７に示すように空洞３０ａ
を生ずることなく低抵抗金属膜１０を成長させることが
できる。
キ法を用いて低抵抗金属薄膜１０を形成すると、上記開
口部８ａの開口幅８ｂを、０．２μｍ以下（０．１５μ
ｍ）に縮小した場合、スパッタ蒸着で形成された高融点
金属膜９表面のＶ字状溝９ａのＶ字の角度が小さくなっ
ても、Ａｕイオンは、その成長界面（即ち、Ｖ字状溝９
ａ上の給電層金属１４）の上面に常に均一に供給される
ため、成長する金属膜内に図７に示すように空洞３０ａ
を生ずることなく低抵抗金属膜１０を成長させることが
できる。
【００３５】次に、図３(b) に示すように、所定幅のレ
ジストパターン１１を低抵抗金属膜１０の上面に形成し
た後、該レジストパターン１１をマスクにして、イオン
ミリングによりＡｕからなる低抵抗金属膜１０と給電層
金属１４を、反応性イオンエッチングによりＷＳｉから
なる高融点金属膜９と高融点金属薄膜６および第１の絶
縁膜５をエッチングする。この際、高融点金属膜９，高
融点金属薄膜６および絶縁膜５は、サイドエッチングさ
れる。
ジストパターン１１を低抵抗金属膜１０の上面に形成し
た後、該レジストパターン１１をマスクにして、イオン
ミリングによりＡｕからなる低抵抗金属膜１０と給電層
金属１４を、反応性イオンエッチングによりＷＳｉから
なる高融点金属膜９と高融点金属薄膜６および第１の絶
縁膜５をエッチングする。この際、高融点金属膜９，高
融点金属薄膜６および絶縁膜５は、サイドエッチングさ
れる。
【００３６】次に、図３(c) に示すように、レジストパ
ターン１１を除去し、更に、第１の絶縁膜５と第２の絶
縁膜８をＢＨＦとＮＨ4 Ｆが１：６（ＢＨＦ：ＮＨ4
Ｆ）の混合比で混合されたフッ酸に２〜３分程度浸漬し
て、図３(d) に示すように、これらを全て除去するとＴ
型ゲート電極１５（構造）が形成される。
ターン１１を除去し、更に、第１の絶縁膜５と第２の絶
縁膜８をＢＨＦとＮＨ4 Ｆが１：６（ＢＨＦ：ＮＨ4
Ｆ）の混合比で混合されたフッ酸に２〜３分程度浸漬し
て、図３(d) に示すように、これらを全て除去するとＴ
型ゲート電極１５（構造）が形成される。
【００３７】次に、図３(e) に示すように、基板の全面
に対して、例えばＳｉＯ2 をプラズマＣＶＤで５００オ
ングストローム以下の薄膜となるように堆積して第３の
絶縁膜１２を形成し、次いで、ソース，ドレイン電極を
形成するための図示しないレジストパターンを形成後、
該レジストパターンをマスクにしてソース及びドレイン
電極が形成されるべき領域の第３の絶縁膜１２を反応性
エッチングで除去し、この後、オーミック電極用金属膜
１３を蒸着形成してリフトオフすると、図３(f) に示す
ように、その上面にオーミック金属膜１３を備えたＴ型
ゲート電極１５ａとソース電極１３ａとドレイン電極１
３ｂが形成される。そして、この後、例えば４００℃で
２分間程度の熱処理を行うと図１に示したＨＥＭＴが完
成する。
に対して、例えばＳｉＯ2 をプラズマＣＶＤで５００オ
ングストローム以下の薄膜となるように堆積して第３の
絶縁膜１２を形成し、次いで、ソース，ドレイン電極を
形成するための図示しないレジストパターンを形成後、
該レジストパターンをマスクにしてソース及びドレイン
電極が形成されるべき領域の第３の絶縁膜１２を反応性
エッチングで除去し、この後、オーミック電極用金属膜
１３を蒸着形成してリフトオフすると、図３(f) に示す
ように、その上面にオーミック金属膜１３を備えたＴ型
ゲート電極１５ａとソース電極１３ａとドレイン電極１
３ｂが形成される。そして、この後、例えば４００℃で
２分間程度の熱処理を行うと図１に示したＨＥＭＴが完
成する。
【００３８】尚、上記工程において、上記第３の絶縁膜
１２の形成時、反応種がＴ型ゲート電極１５の下には十
分周り込まないため、最終的に得られるゲート電極１５
ａのひさし部１５ｂの裏面及び電極下部の周囲に形成さ
れる絶縁膜の膜厚は極めて薄いものとなる。
１２の形成時、反応種がＴ型ゲート電極１５の下には十
分周り込まないため、最終的に得られるゲート電極１５
ａのひさし部１５ｂの裏面及び電極下部の周囲に形成さ
れる絶縁膜の膜厚は極めて薄いものとなる。
【００３９】また、上記工程において、アニールでダメ
ージ除去した後、メッキ法による金属膜形成に際して給
電電極となる給電層金属（Ａｕ）１４を蒸着させている
が、高融点金属膜９を形成することなく、Ｔｉ蒸着後、
給電層金属（Ａｕ）１４を２０００オングストローム程
度形成して、下部電極膜を形成してもよい。
ージ除去した後、メッキ法による金属膜形成に際して給
電電極となる給電層金属（Ａｕ）１４を蒸着させている
が、高融点金属膜９を形成することなく、Ｔｉ蒸着後、
給電層金属（Ａｕ）１４を２０００オングストローム程
度形成して、下部電極膜を形成してもよい。
【００４０】このような本実施例の製造工程で得られる
図１に示すＨＥＭＴのゲート・ソース間容量（Ｃgs）
と、図４に示した従来の製造工程で得られるＨＥＭＴの
それとを比べると（ここでは、Ｔ型ゲート電極のひさし
の長さ，ゲート幅は同じとし、本実施例の製造工程時の
第１の絶縁膜５の膜厚を２０００オングストロームと
し、図４に示した従来の製造工程時のエッチングされて
膜厚が減少した第１の絶縁膜２５の膜厚を１０００オン
グストロームとする。）、本実施例の製造工程で得られ
たＨＥＭＴのＴ型ゲート電極１５ａのひさし部１５ｂと
ｎ+ −ＧａＡｓ層４との間隔が、従来のＨＥＭＴのそれ
にくらべて、絶縁膜５の厚さが大きい分だけ大きくな
り、Ｔ型ゲート電極１５ａのひさし部１５ｂの下の容量
（Ｃ）が従来のＨＥＭＴのそれ比べて半減し、本実施例
の製造工程で得られたＨＥＭＴのゲート・ソース間容量
（Ｃgs）は、この半減した容量分だけ減少することにな
る。
図１に示すＨＥＭＴのゲート・ソース間容量（Ｃgs）
と、図４に示した従来の製造工程で得られるＨＥＭＴの
それとを比べると（ここでは、Ｔ型ゲート電極のひさし
の長さ，ゲート幅は同じとし、本実施例の製造工程時の
第１の絶縁膜５の膜厚を２０００オングストロームと
し、図４に示した従来の製造工程時のエッチングされて
膜厚が減少した第１の絶縁膜２５の膜厚を１０００オン
グストロームとする。）、本実施例の製造工程で得られ
たＨＥＭＴのＴ型ゲート電極１５ａのひさし部１５ｂと
ｎ+ −ＧａＡｓ層４との間隔が、従来のＨＥＭＴのそれ
にくらべて、絶縁膜５の厚さが大きい分だけ大きくな
り、Ｔ型ゲート電極１５ａのひさし部１５ｂの下の容量
（Ｃ）が従来のＨＥＭＴのそれ比べて半減し、本実施例
の製造工程で得られたＨＥＭＴのゲート・ソース間容量
（Ｃgs）は、この半減した容量分だけ減少することにな
る。
【００４１】また、図６に示した従来のＨＥＭＴでは、
Ｔ型ゲート電極３３の下部電極の周囲にはかなりの厚さ
の絶縁膜２８が残っているのに対し、本実施例の製造工
程で得られる図１のＨＥＭＴでは、Ｔ型ゲート電極１５
ａ下には能動層表面を保護する５００オングストローム
以下の薄い膜厚の絶縁膜１２しかなく、ひさし部１５ｂ
とｎ+ −ＧａＡｓ４層間の誘電率は従来のそれに比べて
小さくなり、ゲート・ソース間容量（Ｃgs）が一層低減
される。
Ｔ型ゲート電極３３の下部電極の周囲にはかなりの厚さ
の絶縁膜２８が残っているのに対し、本実施例の製造工
程で得られる図１のＨＥＭＴでは、Ｔ型ゲート電極１５
ａ下には能動層表面を保護する５００オングストローム
以下の薄い膜厚の絶縁膜１２しかなく、ひさし部１５ｂ
とｎ+ −ＧａＡｓ４層間の誘電率は従来のそれに比べて
小さくなり、ゲート・ソース間容量（Ｃgs）が一層低減
される。
【００４２】更に、本実施例のＨＥＭＴの製造工程で
は、Ｔ型ゲート電極の形成時、ｎ−ＡｌＧａＡｓ層３に
対する開口（ゲート長）が０．２５μｍ以下になるよう
に形成した第２の開口部８ａ上に高融点金属膜９を蒸着
し、更に、この高融点金属膜９上にＡｕ等からなる給電
層金属１４をスパッタ蒸着した後、該給電層金属１４
（高融点金属膜９）上にパルスメッキ法または無電解メ
ッキ法により低抵抗金属膜１０を形成しているため、得
られるＴ型ゲート電極１５ａ（１５）内には空洞が全く
形成されず、このようにして得られる図１のＨＥＭＴ
は、上記のように、ゲート・ソース間容量（Ｃgs）が低
減するとともに、ゲート長（Ｌg ）が短縮し且つゲート
抵抗( Ｒg ）が低減した高性能のＨＥＭＴとなる。
は、Ｔ型ゲート電極の形成時、ｎ−ＡｌＧａＡｓ層３に
対する開口（ゲート長）が０．２５μｍ以下になるよう
に形成した第２の開口部８ａ上に高融点金属膜９を蒸着
し、更に、この高融点金属膜９上にＡｕ等からなる給電
層金属１４をスパッタ蒸着した後、該給電層金属１４
（高融点金属膜９）上にパルスメッキ法または無電解メ
ッキ法により低抵抗金属膜１０を形成しているため、得
られるＴ型ゲート電極１５ａ（１５）内には空洞が全く
形成されず、このようにして得られる図１のＨＥＭＴ
は、上記のように、ゲート・ソース間容量（Ｃgs）が低
減するとともに、ゲート長（Ｌg ）が短縮し且つゲート
抵抗( Ｒg ）が低減した高性能のＨＥＭＴとなる。
【００４３】実施例２．図４は、この発明の第２の実施
例によるＨＥＭＴの製造工程を示す工程別断面図であ
り、図において、図１〜３と同一符号は同一または相当
する部分を示しており、１６はレジストパターンであ
る。
例によるＨＥＭＴの製造工程を示す工程別断面図であ
り、図において、図１〜３と同一符号は同一または相当
する部分を示しており、１６はレジストパターンであ
る。
【００４４】本実施例の製造工程は、上記第１の実施例
と同様にして、半導体エピタキシャル基板，第１の絶縁
膜５，第２の絶縁膜８，高融点金属薄膜６，高融点金属
膜９及び給電金属層１４の形成した後、図４(a) に示す
ように、所定幅の開口部１６ａを有するレジストパター
ン１６を形成し、この状態で低抵抗金属薄膜１０をパル
スメッキ法または無電界メッキ法で形成し、レジストパ
ターンを１６を除去した後、図４(b) に示すように、所
定幅に調整された低抵抗金属薄膜１０をマスクにして、
給電金属層１４，高融点金属膜９，高融点金属薄膜６及
び第１の絶縁膜５をパターニングしてＴ型ゲート電極を
得、この後、上記第１の実施例と同様にして、第１，第
２の絶縁膜５，８を除去し、第３の絶縁膜の堆積及びソ
ース，ドレイン電極の形成を行うものである。そして、
本実施例の製造工程においても、上記第１の実施例同様
のゲート・ソース間容量（Ｃgs）が低減するとともに、
ゲート長（Ｌg ）が短縮し且つゲート抵抗( Ｒg ）が低
減した高性能のＨＥＭＴを得ることができる。
と同様にして、半導体エピタキシャル基板，第１の絶縁
膜５，第２の絶縁膜８，高融点金属薄膜６，高融点金属
膜９及び給電金属層１４の形成した後、図４(a) に示す
ように、所定幅の開口部１６ａを有するレジストパター
ン１６を形成し、この状態で低抵抗金属薄膜１０をパル
スメッキ法または無電界メッキ法で形成し、レジストパ
ターンを１６を除去した後、図４(b) に示すように、所
定幅に調整された低抵抗金属薄膜１０をマスクにして、
給電金属層１４，高融点金属膜９，高融点金属薄膜６及
び第１の絶縁膜５をパターニングしてＴ型ゲート電極を
得、この後、上記第１の実施例と同様にして、第１，第
２の絶縁膜５，８を除去し、第３の絶縁膜の堆積及びソ
ース，ドレイン電極の形成を行うものである。そして、
本実施例の製造工程においても、上記第１の実施例同様
のゲート・ソース間容量（Ｃgs）が低減するとともに、
ゲート長（Ｌg ）が短縮し且つゲート抵抗( Ｒg ）が低
減した高性能のＨＥＭＴを得ることができる。
【００４５】尚、上記何れの実施例においても、半導体
エピタキシャル基板としてＧａＡｓバッファ／ｉ−Ｇａ
Ａｓ／ｎ−ＡｌＧａＡｓ／ｎ+ −ＧａＡｓからなるＧａ
Ａｓ系のヘテロエピタキシャル基板を用いたが、本発明
では、半導体エピタキシャル基板はこれに限定されるも
のではなく、ｉ−ＧａＡｓとｎ−ＡｌＧａＡｓ間に更に
ｉ−ＩｎＧａＡｓを入れたスードモルフィクＨＥＭＴ用
のＧａＡｓ系ヘテロエピタキシャル基板や、ＩｎＰ系等
の他の材料からなるヘテロエピタキシャル基板を用いて
も上記実施例と同様の効果を得ることができる。また、
上記実施例ではＨＥＭＴについて説明したが、本発明は
他の電界効果型半導体装置の製造に適用できることは言
うまでもない。
エピタキシャル基板としてＧａＡｓバッファ／ｉ−Ｇａ
Ａｓ／ｎ−ＡｌＧａＡｓ／ｎ+ −ＧａＡｓからなるＧａ
Ａｓ系のヘテロエピタキシャル基板を用いたが、本発明
では、半導体エピタキシャル基板はこれに限定されるも
のではなく、ｉ−ＧａＡｓとｎ−ＡｌＧａＡｓ間に更に
ｉ−ＩｎＧａＡｓを入れたスードモルフィクＨＥＭＴ用
のＧａＡｓ系ヘテロエピタキシャル基板や、ＩｎＰ系等
の他の材料からなるヘテロエピタキシャル基板を用いて
も上記実施例と同様の効果を得ることができる。また、
上記実施例ではＨＥＭＴについて説明したが、本発明は
他の電界効果型半導体装置の製造に適用できることは言
うまでもない。
【００４６】
【発明の効果】以上のように、この発明によれば、半導
体エピタキシャル基板上に形成された第１の絶縁膜上に
電極金属からなる金属薄膜を配設し、ゲート電極の形成
領域を規定するための第１の開口部をこれら２つの膜を
貫通するように形成した後、この金属薄膜上に第２の絶
縁膜を形成し、該第２の絶縁膜を基板に対する垂直方向
からエッチングして、その開口幅が実質的なゲート長と
なる第２の開口部を形成するようにしたので、上記第２
の絶縁膜のエッチング時に、上記金属薄膜によって上記
第１の絶縁膜はエッチングされず、その膜厚を一定に保
ことができ、その結果、Ｔ型ゲート電極を形成する際
に、Ｔ型ゲート電極のひさし部分とソース電極との間を
従来よりも引き離して形成することができ、その結果、
ゲート・ソース間容量（Ｃgs）が低減した、高性能の電
界効果型半導体装置を得ることができる効果がある。
体エピタキシャル基板上に形成された第１の絶縁膜上に
電極金属からなる金属薄膜を配設し、ゲート電極の形成
領域を規定するための第１の開口部をこれら２つの膜を
貫通するように形成した後、この金属薄膜上に第２の絶
縁膜を形成し、該第２の絶縁膜を基板に対する垂直方向
からエッチングして、その開口幅が実質的なゲート長と
なる第２の開口部を形成するようにしたので、上記第２
の絶縁膜のエッチング時に、上記金属薄膜によって上記
第１の絶縁膜はエッチングされず、その膜厚を一定に保
ことができ、その結果、Ｔ型ゲート電極を形成する際
に、Ｔ型ゲート電極のひさし部分とソース電極との間を
従来よりも引き離して形成することができ、その結果、
ゲート・ソース間容量（Ｃgs）が低減した、高性能の電
界効果型半導体装置を得ることができる効果がある。
【００４７】更に、この発明によれば、上記Ｔ型ゲート
電極の形成後、上記第１，第２の絶縁膜を除去し、この
後、上記半導体エピタキシャル基板の全面に対して絶縁
膜を堆積するようにしたので、Ｔ型ゲート電極のひさし
部下にある絶縁膜の量を少なくでき、ゲート・ソース間
容量（Ｃgs）が一層低減した電界効果型半導体装置を得
ることができる効果がある。
電極の形成後、上記第１，第２の絶縁膜を除去し、この
後、上記半導体エピタキシャル基板の全面に対して絶縁
膜を堆積するようにしたので、Ｔ型ゲート電極のひさし
部下にある絶縁膜の量を少なくでき、ゲート・ソース間
容量（Ｃgs）が一層低減した電界効果型半導体装置を得
ることができる効果がある。
【００４８】更に、この発明によれば、その上面がメッ
キ法で金属膜を形成する際の給電電極となる給電金属層
を備えた第１の金属膜をＴ型ゲート電極の下部電極とし
て形成し、該第１の金属膜上にパルスメッキ法或いは無
電解メッキ法によりＴ型ゲート電極の上部電極となる第
２の金属膜を形成するようにしたので、下部電極表面に
Ｖ字状溝が形成されていても、常に均一にＡｕイオンを
電極の成長界面に存在させてその内部に空洞がない上部
電極を形成することができ、そのゲート長（Ｌｇ）が短
縮し、且つ、ゲート抵抗（Ｒg ）が低減したＴ型ゲート
電極を有する電界効果型半導体装置を得ることができる
効果がある。
キ法で金属膜を形成する際の給電電極となる給電金属層
を備えた第１の金属膜をＴ型ゲート電極の下部電極とし
て形成し、該第１の金属膜上にパルスメッキ法或いは無
電解メッキ法によりＴ型ゲート電極の上部電極となる第
２の金属膜を形成するようにしたので、下部電極表面に
Ｖ字状溝が形成されていても、常に均一にＡｕイオンを
電極の成長界面に存在させてその内部に空洞がない上部
電極を形成することができ、そのゲート長（Ｌｇ）が短
縮し、且つ、ゲート抵抗（Ｒg ）が低減したＴ型ゲート
電極を有する電界効果型半導体装置を得ることができる
効果がある。
【図１】この発明の第１の実施例によるＨＥＭＴの構造
を示す断面図である。
を示す断面図である。
【図２】図１に示すＨＥＭＴの製造工程を示す工程別断
面図である。
面図である。
【図３】図１に示すＨＥＭＴの製造工程を示す工程別断
面図である。
面図である。
【図４】この発明の第２の実施例によるＨＥＭＴの製造
工程を示す工程別断面図である。
工程を示す工程別断面図である。
【図５】従来のＨＥＭＴの製造工程を示す工程別断面図
である。
である。
【図６】従来のＨＥＭＴの製造工程を示す工程別断面図
である。
である。
【図７】従来のＨＥＭＴの製造工程における一工程の断
面図である。
面図である。
１，２１ ＧａＡｓバッファ層 ２，２２ ｉ−ＧａＡｓ層 ３，２３ ｎ−ＡｌＧａＡｓ層 ４，２４ ｎ+ −ＧａＡｓ層 ４ａ，２４ａ リセス ５，２５ 第１の絶縁膜 ５ａ，２５ａ，８ａ，２８ａ 開口部 ６ 高融点金属薄膜 ７，１１，１６，２７，３１ レジストパターン ８，２８ 第２の絶縁膜 ８ｂ，２８ｂ ｎ−ＡｌＧａＡｓ層の露出部 ９，２９ 高融点金属膜 １０，３０ 低抵抗金属膜 １２ 膜厚が５００オングストローム以下
の第３の絶縁膜 １３，３２ オーミック金属用金属膜 １３ａ，３２ａ ソース電極 １３ｂ，３２ｂ ドレイン電極 １４ 給電層金属 １５，１５ａ，３３ ゲート電極 １５ｂ，３３ａ ひさし部 ２９ａ Ｖ字状溝 ３０ａ 空洞部
の第３の絶縁膜 １３，３２ オーミック金属用金属膜 １３ａ，３２ａ ソース電極 １３ｂ，３２ｂ ドレイン電極 １４ 給電層金属 １５，１５ａ，３３ ゲート電極 １５ｂ，３３ａ ひさし部 ２９ａ Ｖ字状溝 ３０ａ 空洞部
Claims (7)
- 【請求項１】 半導体エピタキシャル基板上に、その所
定部分に開口部を有する所定膜厚の絶縁膜を形成し、該
開口部を埋め込むように該絶縁膜上にゲート電極形成用
の金属膜を形成し、上記絶縁膜及び電極金属膜を所定幅
にパターニングしてＴ型ゲート電極を形成した後、所定
の開口パターンを有するレジストパターンと、オーミッ
ク電極形成用の金属膜とをこの順に上記半導体エピタキ
シャル基板上に形成し、リフトオフによりソース及びド
レイン電極を形成してなる電界効果型半導体装置であっ
て、 上記絶縁膜の開口部の上記半導体エピタキシャル基板表
面に対する開口幅が、０．２５μｍ以下に形成され、 上記ゲート電極形成用の金属膜の下部が、電極金属の蒸
着または堆積によって形成され、上記ゲート電極形成用
の金属膜の上部が、上記下部金属膜を給電電極とするパ
ルスメッキ法或いは無電解メッキ法によって形成されて
いることを特徴とする電界効果型半導体装置。 - 【請求項２】 請求項１に記載の電界効果型半導体装置
において、 上記ソース及びドレイン電極の形成前に、上記所定膜厚
の絶縁膜を上記半導体エピタキシャル基板上から完全に
除去し、該半導体エピタキシャル基板表面にその膜厚が
５００オングストローム以下の新たな絶縁膜を堆積した
ことを特徴とする電界効果型半導体装置。 - 【請求項３】 半導体エピタキシャル基板上に、Ｔ型ゲ
ート電極とソース及びドレイン電極とを自己整合的に形
成する電界効果型半導体装置の製造方法において、 上記半導体エピタキシャル基板上に第１の絶縁膜と、電
極金属からなる金属薄膜とをこの順に形成する工程と、 上記金属薄膜上に所定幅の開口パターンを有するレジス
トパターンを形成し、該レジストパターンをマスクにし
て上記金属薄膜と第１の絶縁膜とにエッチングを施し、
これらの２つの膜の所定領域に所定開口幅の第１の開口
部を形成する工程と、 上記レジストパターンを除去した後、上記第１の開口部
を埋め込むように上記金属薄膜上に所定膜厚の第２の絶
縁膜を形成し、該第２の絶縁膜に対して、上記半導体エ
ピタキシャル基板表面の垂直方向からエッチングを施
し、上記第１の開口部内に上記第２の絶縁膜をその側壁
膜とする第２の開口部を形成する工程と、 上記半導体エピタキシャル基板の全面に対してゲート電
極形成用の金属膜を形成し、該ゲート電極形成用の金属
膜，上記第１の絶縁膜及び上記金属薄膜を所定幅にパタ
ーニングしてＴ型ゲート電極を形成する工程と、 ソース及びドレイン電極を形成するための所定の開口パ
ターンが設けられたレジストパターンを上記半導体エピ
タキシャル基板上に形成した後、上記半導体エピタキシ
ャル基板の全面に対してオーミック電極形成用の金属薄
膜を被着し、リフトオフによりソース及びドレイン電極
を形成する工程とを含むことを特徴とする電界効果型半
導体装置の製造方法。 - 【請求項４】 請求項３に記載の電界効果型半導体装置
の製造方法において、 上記Ｔ型ゲート電極の形成工程後、上記第１，第２の絶
縁膜を完全に除去し、上記半導体エピタキシャル基板の
全面に対して絶縁膜を堆積した後、上記ソース及びドレ
イン電極を形成することを特徴とする電界効果型半導体
装置の製造方法。 - 【請求項５】 請求項３に記載の電界効果型半導体装置
の製造方法において、 上記半導体エピタキシャル基板の全面に対して、蒸着ま
たは堆積により第１の電極金属膜を形成し、該第１の電
極金属膜上に該第１の電極金属膜を給電電極としたパル
スメッキ法或いは無電解メッキ法にて第２の電極金属膜
を形成して、上記ゲート電極形成用の金属膜を形成する
ことを特徴とする電界効果型半導体装置の製造方法。 - 【請求項６】 半導体エピタキシャル基板上に、Ｔ型ゲ
ート電極とソース，ドレイン電極とを自己整合的に形成
する電界効果型半導体装置の製造方法において、 上記半導体エピタキシャル基板上に第１の絶縁膜と、電
極金属からなる金属薄膜とをこの順に形成する工程と、 上記金属薄膜上に所定領域の開口パターンを有するレジ
ストパターンを形成し、該レジストパターンをマスクに
して上記金属薄膜と第１の絶縁膜とにエッチングを施
し、これらの２つの膜の所定領域に所定開口幅の第１の
開口部を形成する工程と、 上記レジストパターンを除去した後、上記第１の開口部
を埋め込むように上記金属薄膜上に第２の絶縁膜を形成
し、該第２の絶縁膜に対して、上記半導体エピタキシャ
ル基板表面の垂直方向からエッチングを施し、上記第１
の開口部内に上記第２の絶縁膜をその側壁膜とする第２
の開口部を形成する工程と、 上記半導体エピタキシャル基板の全面に対して、蒸着ま
たは堆積にてゲート電極形成用の第１の金属膜を形成
し、該第１の金属膜上にその所定領域に開口部が形成さ
れたレジストパターンを形成した後、該開口部内の上記
第１の金属膜上に、上記第１の金属膜を給電電極とした
パルスメッキ法或いは無電解メッキ法によってゲート電
極形成用の第２の金属膜を形成する工程と、 上記レジストパターンを除去した後、上記第２の金属膜
をマスクにして、上記第１の絶縁膜，上記金属薄膜及び
上記第１の金属膜を所定幅にパターニングしてＴ型ゲー
ト電極を形成する工程と、 ソース及びドレイン電極を形成するための所定の開口パ
ターンが設けられたレジストパターンを上記半導体エピ
タキシャル基板上に形成した後、上記半導体エピタキシ
ャル基板の全面に対してオーミック電極形成用の金属薄
膜を被着し、リフトオフによりソース及びドレイン電極
を形成する工程とを含むことを特徴とする電界効果型半
導体装置の製造方法。 - 【請求項７】 請求項６に記載の電界効果型半導体装置
の製造方法において、 上記Ｔ型ゲート電極の形成工程後、上記第１，第２の絶
縁膜を完全に除去し、上記半導体エピタキシャル基板の
全面に対して絶縁膜を堆積し、この後、ソース及びドレ
イン電極を形成することを特徴とする電界効果型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173910A JPH06168962A (ja) | 1992-08-19 | 1993-07-14 | 電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421792 | 1992-08-19 | ||
| JP4-244217 | 1992-08-19 | ||
| JP5173910A JPH06168962A (ja) | 1992-08-19 | 1993-07-14 | 電界効果型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168962A true JPH06168962A (ja) | 1994-06-14 |
Family
ID=26495702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5173910A Pending JPH06168962A (ja) | 1992-08-19 | 1993-07-14 | 電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168962A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817850A (ja) * | 1994-06-24 | 1996-01-19 | Nec Corp | 電界効果型トランジスタのゲート電極及びその製造方法 |
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
| US6090649A (en) * | 1997-01-23 | 2000-07-18 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| JP2014045069A (ja) * | 2012-08-27 | 2014-03-13 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9496222B2 (en) | 2013-03-18 | 2016-11-15 | Fujitsu Limited | Semiconductor device including insulating films with different moisture resistances and fabrication method thereof |
| JP2019050344A (ja) * | 2017-09-12 | 2019-03-28 | 住友電工デバイス・イノベーション株式会社 | 高電子移動度トランジスタの製造方法 |
| KR102617144B1 (ko) * | 2022-12-26 | 2023-12-27 | 한국과학기술원 | Hemt 소자, 모놀리식 3차원 집적 소자 및 그들의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204772A (ja) * | 1987-02-20 | 1988-08-24 | Sharp Corp | 半導体装置の製造方法 |
| JPH02231732A (ja) * | 1989-03-06 | 1990-09-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1993
- 1993-07-14 JP JP5173910A patent/JPH06168962A/ja active Pending
Patent Citations (2)
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