JPH0617387Y2 - タイムコ−ド信号読取装置 - Google Patents
タイムコ−ド信号読取装置Info
- Publication number
- JPH0617387Y2 JPH0617387Y2 JP9764587U JP9764587U JPH0617387Y2 JP H0617387 Y2 JPH0617387 Y2 JP H0617387Y2 JP 9764587 U JP9764587 U JP 9764587U JP 9764587 U JP9764587 U JP 9764587U JP H0617387 Y2 JPH0617387 Y2 JP H0617387Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- time code
- reading
- vitc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Television Signal Processing For Recording (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はＶＴＲのテープに記録したタイムコード信号の
読取装置に係り、特にVITC(Vertical interval time co
de：垂直期間タイムコード）の読取装置の改良に関す
る。
読取装置に係り、特にVITC(Vertical interval time co
de：垂直期間タイムコード）の読取装置の改良に関す
る。
本考案は映像信号の垂直ブランキング期間の所定期間に
挿入されたタイムコードの読取装置に於いて、タイムコ
ード信号の読取不要期間を検出し、この検出出力によっ
てタイムコードの読取動作を停止させることで、消費電
力の低減を図ったものである。
挿入されたタイムコードの読取装置に於いて、タイムコ
ード信号の読取不要期間を検出し、この検出出力によっ
てタイムコードの読取動作を停止させることで、消費電
力の低減を図ったものである。
従来のＶＴＲではテープのキュートラックにタイムコー
ド信号が記録されているが、スロー再生等にはテープ速
度が遅くなって読取不能となる。この様な問題を解決す
るためにタイムコード信号を映像信号の垂直ブランキン
グ期間に挿入するVITCが提案され、実用に供されてい
る。VITCは１Ｈの期間にタイムコードのデータ分64ビッ
トを８ビット単位に分けて同期ビットの“１”“０”
と、８ビットのＣＲＣコードを加えた90ビットで構成
し、このタイムコード信号を垂直ブランキング期間の隣
接しない２Ｈ（例えば12Ｈと14Ｈ）に挿入して、テープ
上に傾斜トラックを形成する如く記録する。従って、１
フレーム内には４回、１フィールド内で２回同じ値のタ
イムコード信号を繰り返し読取ることになる。
ド信号が記録されているが、スロー再生等にはテープ速
度が遅くなって読取不能となる。この様な問題を解決す
るためにタイムコード信号を映像信号の垂直ブランキン
グ期間に挿入するVITCが提案され、実用に供されてい
る。VITCは１Ｈの期間にタイムコードのデータ分64ビッ
トを８ビット単位に分けて同期ビットの“１”“０”
と、８ビットのＣＲＣコードを加えた90ビットで構成
し、このタイムコード信号を垂直ブランキング期間の隣
接しない２Ｈ（例えば12Ｈと14Ｈ）に挿入して、テープ
上に傾斜トラックを形成する如く記録する。従って、１
フレーム内には４回、１フィールド内で２回同じ値のタ
イムコード信号を繰り返し読取ることになる。
上述の如きVITCを読取るにはタイムコード読取装置（Ti
me cord Reder：タイムコードリーダ、以下ＴＣＲと記
す）が用いられる。このＴＣＲは入力タイムコード信号
からクリック信号を抽出し、これを用いて並列タイムコ
ードを出力するようにしているが、入力タイムコード信
号の90ビットの全データを読取り後データエラーを判定
してタイムコードを出力する様に、データの読み取りに
重点がおかれている。
me cord Reder：タイムコードリーダ、以下ＴＣＲと記
す）が用いられる。このＴＣＲは入力タイムコード信号
からクリック信号を抽出し、これを用いて並列タイムコ
ードを出力するようにしているが、入力タイムコード信
号の90ビットの全データを読取り後データエラーを判定
してタイムコードを出力する様に、データの読み取りに
重点がおかれている。
上述のＴＣＲでVITCを読む為の基準クロック周波数はNT
SC方式では14.318MHz、ＰＡＬ方式では14.5MHzと非常に
高いためにＴＣＲのVITC読取回路等で消費する電力は大
きく成る問題がある。更にVITCは１フィールド（NTSC方
式では262.5本、ＰＡＬでは312.5本の走査線に対応）の
うちに２回しか挿入されていないのでVITCでない部分の
領域を読取っている時のＴＣＲの回路部分の電力損失が
大きくなる。特に、消費電力が問題となるバッテリ オ
ペレーション機器では一定のバッテリで長時間動作する
ことが望まれている。
SC方式では14.318MHz、ＰＡＬ方式では14.5MHzと非常に
高いためにＴＣＲのVITC読取回路等で消費する電力は大
きく成る問題がある。更にVITCは１フィールド（NTSC方
式では262.5本、ＰＡＬでは312.5本の走査線に対応）の
うちに２回しか挿入されていないのでVITCでない部分の
領域を読取っている時のＴＣＲの回路部分の電力損失が
大きくなる。特に、消費電力が問題となるバッテリ オ
ペレーション機器では一定のバッテリで長時間動作する
ことが望まれている。
本考案の目的は叙上の問題を解決するために成されたも
ので、消費電力が低減化されたＴＣＲを得んとするもの
である。
ので、消費電力が低減化されたＴＣＲを得んとするもの
である。
本考案は映像信号の垂直ブランキング期間の所定期間に
挿入されたタイムコード信号の読取装置に於いて、動作
クロックパルスに基づいて上記タイムコード信号を読み
取るタイムコード読取回路(4)と、タイムコード信号の
読取不要期間を検出する検出回路(3)(5)と、この検出回
路(3)(5)の出力によりタイムコード信号の読取回路(4)
を動作させる動作クロック信号の発生を停止させる停止
回路とを有して成るタイムコード信号読取装置とを有し
て成るものである。
挿入されたタイムコード信号の読取装置に於いて、動作
クロックパルスに基づいて上記タイムコード信号を読み
取るタイムコード読取回路(4)と、タイムコード信号の
読取不要期間を検出する検出回路(3)(5)と、この検出回
路(3)(5)の出力によりタイムコード信号の読取回路(4)
を動作させる動作クロック信号の発生を停止させる停止
回路とを有して成るタイムコード信号読取装置とを有し
て成るものである。
本考案のＴＣＲは検出回路で読取不要期間を検出し、こ
の検出出力を読取動作停止回路に供給して、タイムコー
ド信号の読取動作を停止させることで電力消費の低減化
が図れる。
の検出出力を読取動作停止回路に供給して、タイムコー
ド信号の読取動作を停止させることで電力消費の低減化
が図れる。
以下、本考案のＴＣＲの１実施例を第１図乃至第４図に
ついて詳記する。第１図は本考案のＴＣＲの系統図、第
２図乃至第４図は第１図の動作説明用の波形図である。
第１図に於いて、入力端子Ｔ１からのコンポジットの映
像信号Vcが波形分離回路(1)に供給される。波形分離回
路(1)ではコンポジット映像信号Vcを同期信号Syとデー
タ信号Daとに分離する。同期信号Syは同期分離回路(2)
に供給され、この同期分離回路(2)で垂直同期信号Vs
（以下信号Vsと記す）と、水平同期信号Hs（以下信号Hs
と記す）に分離される。
ついて詳記する。第１図は本考案のＴＣＲの系統図、第
２図乃至第４図は第１図の動作説明用の波形図である。
第１図に於いて、入力端子Ｔ１からのコンポジットの映
像信号Vcが波形分離回路(1)に供給される。波形分離回
路(1)ではコンポジット映像信号Vcを同期信号Syとデー
タ信号Daとに分離する。同期信号Syは同期分離回路(2)
に供給され、この同期分離回路(2)で垂直同期信号Vs
（以下信号Vsと記す）と、水平同期信号Hs（以下信号Hs
と記す）に分離される。
波形分離回路(1)で分離されたデータ信号DaはVITC読取
回路(4)に入力され、その出力がデータエラー検出回路
(5)に供給される。このデータ信号Daからデータエラー
信号DE（以下信号DEと記す）を検出して、信号DE及びデ
ータラッチ信号DL（以下信号DLと記す）を出力する。
回路(4)に入力され、その出力がデータエラー検出回路
(5)に供給される。このデータ信号Daからデータエラー
信号DE（以下信号DEと記す）を検出して、信号DE及びデ
ータラッチ信号DL（以下信号DLと記す）を出力する。
同期分離回路(2)で分離された信号Vsは、水平同期カウ
ンタ(3)のクリア端子及び第１及び第２のＤ型フリップ
フロップ回路FF1,FF2（以下回路FF1及びFF2と記す）の
クリア端子に供給されてクリアされる。同様に、同期分
離回路(2)で分離された信号Hsは水平周期カウンタ(3)の
クロック端子に入力されて、水平周期カウンタ(3)が信
号Hsでカウントアップされる。水平周期カウンタ(3)の
出力はウインド信号Hwとして回路FF1のクロック端子に
供給される。
ンタ(3)のクリア端子及び第１及び第２のＤ型フリップ
フロップ回路FF1,FF2（以下回路FF1及びFF2と記す）の
クリア端子に供給されてクリアされる。同様に、同期分
離回路(2)で分離された信号Hsは水平周期カウンタ(3)の
クロック端子に入力されて、水平周期カウンタ(3)が信
号Hsでカウントアップされる。水平周期カウンタ(3)の
出力はウインド信号Hwとして回路FF1のクロック端子に
供給される。
信号Hsは第３のＤ型フリップフロップ回路FF3（以下回
路FF3と記す）のクリア端子に供給され、回路FF3は信号
Hsでクリアされる。
路FF3と記す）のクリア端子に供給され、回路FF3は信号
Hsでクリアされる。
データエラー検出回路(5)からの信号DLは回路FF2のクロ
ック端子ＣＬＫに、信号DEは回路FF3のクロック端子Ｃ
ＬＫに供給されている。回路FF1,FF2,FF3のデータ入力
端子は高電圧VDDに保持され、回路FF1〜FF3の出力端子
Ｑからの出力はオアゲート回路(10)に入力されると共
に、このオアゲート回路(10)には基準クロック回路(9)
からの基準クロック信号CBも供給されている。オアゲー
ト回路(10)の出力は動作クロック信号CoとしてVITC読取
回路(4)とデータエラー検出回路(5)のクロック端子ＣＬ
Ｋに入力されている。
ック端子ＣＬＫに、信号DEは回路FF3のクロック端子Ｃ
ＬＫに供給されている。回路FF1,FF2,FF3のデータ入力
端子は高電圧VDDに保持され、回路FF1〜FF3の出力端子
Ｑからの出力はオアゲート回路(10)に入力されると共
に、このオアゲート回路(10)には基準クロック回路(9)
からの基準クロック信号CBも供給されている。オアゲー
ト回路(10)の出力は動作クロック信号CoとしてVITC読取
回路(4)とデータエラー検出回路(5)のクロック端子ＣＬ
Ｋに入力されている。
上述の構成に於ける動作を第２図乃至第４図の波形と共
に説明する。この実施例のＴＣＲでは、VITC信号を読取
る必要のない領域では、ＴＣＲ内の主要回路動作を停止
させて、消費電力の低減化を図っている。先ず、タイム
コードデータを読む必要のない領域として次の三つが考
えられる。
に説明する。この実施例のＴＣＲでは、VITC信号を読取
る必要のない領域では、ＴＣＲ内の主要回路動作を停止
させて、消費電力の低減化を図っている。先ず、タイム
コードデータを読む必要のない領域として次の三つが考
えられる。
（ｉ）垂直ブランキングのウインド領域外のデータ。
（ii）垂直ブランキング内でVITCデータが読みだされ
て、VITCのリードエンドが検出された以後のデータ。
て、VITCのリードエンドが検出された以後のデータ。
（iii）１水平期間内のVITCのエラーデータ検出以後の
データ。
データ。
ここで、（ｉ）項の動作を第１図及び第２図によって説
明する。
明する。
入力端子Ｔ１に入力されたコンポジット映像信号Vcを波
形分離して、同期信号Syを分離する。この同期信号Syを
同期分離回路(2)に供給することで、同期分離回路(2)の
出力には第２図Ａ，Ｂに示す信号Vs及びHsが分離され
る。
形分離して、同期信号Syを分離する。この同期信号Syを
同期分離回路(2)に供給することで、同期分離回路(2)の
出力には第２図Ａ，Ｂに示す信号Vs及びHsが分離され
る。
水平同期カウンタ(3)は信号Vsでクリアされ、信号Hsで
カウントアップされる。水平同期カウンタ(3)は予め設
定されたカウント値に達すると、第２図Ｃに示すウイン
ド信号Hwが出力され、これが回路FF1のクロック端子Ｃ
ＬＫに供給される。回路FF1には信号Vsがクリア端子に
供給されていて、リセットされているので、ウインド信
号Hwでセットされ、回路FF1の出力端子Ｑの出力はオア
ゲート回路(10)に与えられるために、基準クロック発生
回路(9)からの基準クロックCBは動作クロックCoとして
出力されなくなり、第２図Ｄの様に停止状態(11)とな
る。この状態はウインド信号Hwの立ち上がりで発生され
て、VITC読取回路(4)とデータエラー検出回路(5)へのク
ロック端子ＣＬＫへの動作クロック信号Coの供給が停止
され、これらの回路の動作が停止される。
カウントアップされる。水平同期カウンタ(3)は予め設
定されたカウント値に達すると、第２図Ｃに示すウイン
ド信号Hwが出力され、これが回路FF1のクロック端子Ｃ
ＬＫに供給される。回路FF1には信号Vsがクリア端子に
供給されていて、リセットされているので、ウインド信
号Hwでセットされ、回路FF1の出力端子Ｑの出力はオア
ゲート回路(10)に与えられるために、基準クロック発生
回路(9)からの基準クロックCBは動作クロックCoとして
出力されなくなり、第２図Ｄの様に停止状態(11)とな
る。この状態はウインド信号Hwの立ち上がりで発生され
て、VITC読取回路(4)とデータエラー検出回路(5)へのク
ロック端子ＣＬＫへの動作クロック信号Coの供給が停止
され、これらの回路の動作が停止される。
次に（ii）項の動作を第１図及び第３図によって説明す
る。
る。
入力端子Ｔ１に入力されたコンポジット映像信号Vcは波
形分離回路(1)に供給されて、第３図Ｃに示す様にデー
タDa及び同期信号Syが分離される。同期信号Syは同期分
離回路(2)で第３図Ａ，Ｂの様に信号Vs及びHsに分離さ
れ、信号Vsは回路FF2のクリア端子ＣＬＲに供給され、
信号Vsで回路FF2をリセットする。
形分離回路(1)に供給されて、第３図Ｃに示す様にデー
タDa及び同期信号Syが分離される。同期信号Syは同期分
離回路(2)で第３図Ａ，Ｂの様に信号Vs及びHsに分離さ
れ、信号Vsは回路FF2のクリア端子ＣＬＲに供給され、
信号Vsで回路FF2をリセットする。
分離されたデータDaはVITC読取回路(4)でVITC信号を読
取ると共にデータエラー検出回路(5)に供給され、VITC
信号の読取りが終了した時点で出力される信号DLが回路
FF2のクロック端子ＣＬＫに供給されると、第３図Ｄに
示す様に回路FF2は信号DLの立ち上がりでセットされ、
その出力端子Ｑの出力はオアゲート回路(10)に供給され
ているために、基準クロック信号CBはオアゲート回路(1
0)で抑えられて、動作クロック信号Coは停止状態(11)
（第３図Ｅ）となる。従ってVITC読取回路(4)とデータ
エラー検出回路(5)は動作を停止する。
取ると共にデータエラー検出回路(5)に供給され、VITC
信号の読取りが終了した時点で出力される信号DLが回路
FF2のクロック端子ＣＬＫに供給されると、第３図Ｄに
示す様に回路FF2は信号DLの立ち上がりでセットされ、
その出力端子Ｑの出力はオアゲート回路(10)に供給され
ているために、基準クロック信号CBはオアゲート回路(1
0)で抑えられて、動作クロック信号Coは停止状態(11)
（第３図Ｅ）となる。従ってVITC読取回路(4)とデータ
エラー検出回路(5)は動作を停止する。
更に第（iii）項の動作を第１図及び第４図によって説
明する。波形分離回路(1)で分離された同期信号Syは同
期分離回路(2)で信号Vs,Hsに分離されて、第４図Ａに示
す信号Hs1は回路FF3のクリア端子に供給され、回路FF3
は信号Hs1でリセットされる。波形分離回路(1)で分離さ
れたデータDaはVITC読取回路(4)とデータエラー検出回
路(5)に供給されて、信号DEを出力するが、この信号DE
はVITC中に含まれる64ビットを８ビット単位に分けた同
期ビット（“１”，“０”）の形、或は同期ビット内の
“１”から“０”への変化点の数を逐次モニタすること
で検出する。この外に、例えば、VITC中のＣＲＣのエラ
ー或は時間として存在しない数値等をモニタしてもよい
が、この場合には１Ｈ（Ｈは水平周期）中のVITCをすべ
て読取らなくてはならないのであまり能率のよい信号DE
の検出方法ではない。第４図Ｂに示すデータDaの内のVI
TCが、例えば、同期ビット(12a)の形が“１”→“０で
なく、“０”→“１”等と誤っている場合のエラーをデ
ータエラー検出回路(5)で検出したとすれば、第４図Ｃ
に示す信号DEａがデータエラー検出回路(5)から出力さ
れ、回路FF3のクロック端子ＣＬＫに入力されてセット
状態となされる。勿論回路FF3は予め信号Hsでリセット
されている。回路FF3の出力端子Ｑの出力がオアゲート
回路(10)に供給されると、基準クロック信号CBはVITC読
取回路(4)とデータエラー検出回路(5)に動作クロック信
号Coとして供給されない。従って第４図Ｄ図示の如く上
述の両回路(4),(5)は停止状態(11a)と成る。次の信号Hs
2で回路FF3はクリアされて、停止状態(11a)であったVIT
C読取回路(4)とデータエラー検出回路(5)には動作クロ
ック信号Coが供給されて、動作状態となる。次にVITC信
号中で例えば、同期ビット(12b)の“１”→“０”の変
化点の数が所定の値と異なっていれば、第４図Ｃに示す
ように信号DEｂがデータエラー検出回路(5)から出力さ
れる。この立ち上がりパルスで回路FF3はセットされて
第４図Ｄに示す様に動作クロック信号Coは再び停止状態
となるのでVITC読取回路(4)とデータエラー検出回路(5)
は動作を停止する。
明する。波形分離回路(1)で分離された同期信号Syは同
期分離回路(2)で信号Vs,Hsに分離されて、第４図Ａに示
す信号Hs1は回路FF3のクリア端子に供給され、回路FF3
は信号Hs1でリセットされる。波形分離回路(1)で分離さ
れたデータDaはVITC読取回路(4)とデータエラー検出回
路(5)に供給されて、信号DEを出力するが、この信号DE
はVITC中に含まれる64ビットを８ビット単位に分けた同
期ビット（“１”，“０”）の形、或は同期ビット内の
“１”から“０”への変化点の数を逐次モニタすること
で検出する。この外に、例えば、VITC中のＣＲＣのエラ
ー或は時間として存在しない数値等をモニタしてもよい
が、この場合には１Ｈ（Ｈは水平周期）中のVITCをすべ
て読取らなくてはならないのであまり能率のよい信号DE
の検出方法ではない。第４図Ｂに示すデータDaの内のVI
TCが、例えば、同期ビット(12a)の形が“１”→“０で
なく、“０”→“１”等と誤っている場合のエラーをデ
ータエラー検出回路(5)で検出したとすれば、第４図Ｃ
に示す信号DEａがデータエラー検出回路(5)から出力さ
れ、回路FF3のクロック端子ＣＬＫに入力されてセット
状態となされる。勿論回路FF3は予め信号Hsでリセット
されている。回路FF3の出力端子Ｑの出力がオアゲート
回路(10)に供給されると、基準クロック信号CBはVITC読
取回路(4)とデータエラー検出回路(5)に動作クロック信
号Coとして供給されない。従って第４図Ｄ図示の如く上
述の両回路(4),(5)は停止状態(11a)と成る。次の信号Hs
2で回路FF3はクリアされて、停止状態(11a)であったVIT
C読取回路(4)とデータエラー検出回路(5)には動作クロ
ック信号Coが供給されて、動作状態となる。次にVITC信
号中で例えば、同期ビット(12b)の“１”→“０”の変
化点の数が所定の値と異なっていれば、第４図Ｃに示す
ように信号DEｂがデータエラー検出回路(5)から出力さ
れる。この立ち上がりパルスで回路FF3はセットされて
第４図Ｄに示す様に動作クロック信号Coは再び停止状態
となるのでVITC読取回路(4)とデータエラー検出回路(5)
は動作を停止する。
本考案は叙上の様に動作するので、（ｉ）〜（iii）項
に示す方法で動作クロック信号Coを停めることが出来る
ので、VITC読取回路(4)、データエラー検出回路(5)で用
いられる高い動作クロック信号Coによる大幅な電力消費
を低減出来る。
に示す方法で動作クロック信号Coを停めることが出来る
ので、VITC読取回路(4)、データエラー検出回路(5)で用
いられる高い動作クロック信号Coによる大幅な電力消費
を低減出来る。
第１図に示す場合は、VITC読取回路(4)とデータエラー
検出回路(5)に供給する動作クロック信号Coを停止させ
たが、第５図（第１図と異なる部分のみを図示してあ
る。）に示す様に波形分離回路(1)で分離したデータDa
をVITC読取回路(4)に供給する径路にオアゲート回路(1
0)を挿入し、データDaを回路FF1(6),FF2(7),FF3(8)から
の出力信号によって遮断する様にしてもよい。
検出回路(5)に供給する動作クロック信号Coを停止させ
たが、第５図（第１図と異なる部分のみを図示してあ
る。）に示す様に波形分離回路(1)で分離したデータDa
をVITC読取回路(4)に供給する径路にオアゲート回路(1
0)を挿入し、データDaを回路FF1(6),FF2(7),FF3(8)から
の出力信号によって遮断する様にしてもよい。
尚、本考案はＶＴＲだげでなくレーザーディスク等のシ
ステムに於いても利用可能である。
ステムに於いても利用可能である。
本考案はVITC信号の読取り時に読取り不要領域を検出し
てVITC読取回路とデータエラー検出回路の動作を停止さ
せたので、これら回路で消費される電力を低域出来るの
で、バッテリオペレーション機器のＴＣＲとしての実用
的効果は大きい。
てVITC読取回路とデータエラー検出回路の動作を停止さ
せたので、これら回路で消費される電力を低域出来るの
で、バッテリオペレーション機器のＴＣＲとしての実用
的効果は大きい。
第１図は本考案のタイムコード信号読取装置の一実施例
を示す系統図、第２図乃至第４図は第１図の説明に供す
る波形図、第５図は本考案のタイムコード信号読取装置
の他の実施例を示す系統図である。 (1)波形分離回路、(2)は同期分離回路、(3)は水平同期
カウンタ、(4)はVITC読取回路、(5)はデータエラー検出
回路、(6)〜(8)はＤ型フリップフロップ回路、(9)は基
準クロック発生回路、(10)はオアゲート回路である。
を示す系統図、第２図乃至第４図は第１図の説明に供す
る波形図、第５図は本考案のタイムコード信号読取装置
の他の実施例を示す系統図である。 (1)波形分離回路、(2)は同期分離回路、(3)は水平同期
カウンタ、(4)はVITC読取回路、(5)はデータエラー検出
回路、(6)〜(8)はＤ型フリップフロップ回路、(9)は基
準クロック発生回路、(10)はオアゲート回路である。
Claims (1)
- 【請求項１】映像信号の垂直ブランキング期間の所定期
間に挿入されたタイムコード信号の読取装置に於いて、 動作クロックパルスに基づいて上記タイムコード信号を
読み取るタイムコード読取回路と、 上記タイムコード信号の読取不要期間を検出する検出回
路と、 該検出回路の出力によりタイムコード信号の上記読取回
路を動作させる動作クロック信号の発生を停止させる停
止回路とを有して成るタイムコード信号読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9764587U JPH0617387Y2 (ja) | 1987-06-25 | 1987-06-25 | タイムコ−ド信号読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9764587U JPH0617387Y2 (ja) | 1987-06-25 | 1987-06-25 | タイムコ−ド信号読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS643380U JPS643380U (ja) | 1989-01-10 |
| JPH0617387Y2 true JPH0617387Y2 (ja) | 1994-05-02 |
Family
ID=31323251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9764587U Expired - Lifetime JPH0617387Y2 (ja) | 1987-06-25 | 1987-06-25 | タイムコ−ド信号読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0617387Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6123590B2 (ja) | 2013-09-05 | 2017-05-10 | 株式会社デンソー | タッチ検出装置および車両用ナビゲーション装置 |
-
1987
- 1987-06-25 JP JP9764587U patent/JPH0617387Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6123590B2 (ja) | 2013-09-05 | 2017-05-10 | 株式会社デンソー | タッチ検出装置および車両用ナビゲーション装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643380U (ja) | 1989-01-10 |
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