JPH06177152A - 電界効果型トランジスタ装置 - Google Patents
電界効果型トランジスタ装置Info
- Publication number
- JPH06177152A JPH06177152A JP4325475A JP32547592A JPH06177152A JP H06177152 A JPH06177152 A JP H06177152A JP 4325475 A JP4325475 A JP 4325475A JP 32547592 A JP32547592 A JP 32547592A JP H06177152 A JPH06177152 A JP H06177152A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- drain
- source
- effect transistor
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高周波で高出力を行う電界効果型トランジス
タ装置において、ソースインダクタンス及び寄生容量を
低減して、出力性能を高める。 【構成】 ドレイン電極、ソース電極、ゲート電極それ
ぞれが並設される構成で、ドレインパッド、ゲートパッ
ド、及び、ソース電極のそれぞれが基板表面から同高さ
において突出形成された電界効果型トランジスタチップ
が、パッケージ内に対応するように形成された接続部そ
れぞれに接続されるように設けられ、トランジスタチッ
プのソース電極のそれぞれが直接に相対するパッケージ
の接続部に接続される電界効果型トランジスタ装置。
タ装置において、ソースインダクタンス及び寄生容量を
低減して、出力性能を高める。 【構成】 ドレイン電極、ソース電極、ゲート電極それ
ぞれが並設される構成で、ドレインパッド、ゲートパッ
ド、及び、ソース電極のそれぞれが基板表面から同高さ
において突出形成された電界効果型トランジスタチップ
が、パッケージ内に対応するように形成された接続部そ
れぞれに接続されるように設けられ、トランジスタチッ
プのソース電極のそれぞれが直接に相対するパッケージ
の接続部に接続される電界効果型トランジスタ装置。
Description
【０００１】
【産業上の利用分野】本発明は、主に高周波で高出力を
行う電界効果型トランジスタ装置の性能改良に関する。
行う電界効果型トランジスタ装置の性能改良に関する。
【０００２】
【従来の技術】この種の電界効果型トランジスタ装置
は、通常、ガリウムひ素よりなる基板上に複数のドレイ
ン電極、ソース電極、ゲート電極のそれぞれが並設配置
されて構成されたトランジスタチップが、パッケージ内
に設けられて構成されている。上記それぞれの電極はド
レインパッド、ソースパッド、ゲートパッドそれぞれか
ら分岐して延出するもので、それらパッドがパッケージ
内の接続部それぞれに接続されるようになっている。
は、通常、ガリウムひ素よりなる基板上に複数のドレイ
ン電極、ソース電極、ゲート電極のそれぞれが並設配置
されて構成されたトランジスタチップが、パッケージ内
に設けられて構成されている。上記それぞれの電極はド
レインパッド、ソースパッド、ゲートパッドそれぞれか
ら分岐して延出するもので、それらパッドがパッケージ
内の接続部それぞれに接続されるようになっている。
【０００３】
【発明が解決しようとする課題】このような電界効果型
トランジスタ装置において高周波で高出力性能を良好に
保つには、ソースインダクタンスを低く維持する必要が
あるが、上記のようにチップにおいてソース電極がソー
スパッドから延出する構成ではその配線長さが長くなっ
てソースインダクタンスが大きくなることとなった。こ
のソースインダクタンスを低減するチップ構成として、
例えば、バイアホール構造のものがあるが、このバイア
ホール構造ではチップ厚みをかなり薄くして孔を形成す
るので製造が難しく、また、チップ強度が低下する問題
点があった。
トランジスタ装置において高周波で高出力性能を良好に
保つには、ソースインダクタンスを低く維持する必要が
あるが、上記のようにチップにおいてソース電極がソー
スパッドから延出する構成ではその配線長さが長くなっ
てソースインダクタンスが大きくなることとなった。こ
のソースインダクタンスを低減するチップ構成として、
例えば、バイアホール構造のものがあるが、このバイア
ホール構造ではチップ厚みをかなり薄くして孔を形成す
るので製造が難しく、また、チップ強度が低下する問題
点があった。
【０００４】また、上記のようにチップにおいてそれぞ
れの電極がドレインパッド、ソースパッド、ゲートパッ
ドそれぞれから分岐して延出する構成では、どうしても
その配線構成においてゲート側とソース側とがクロスオ
ーバする構成となり、これに基づく寄生容量よっても出
力性能が低下する問題点があった。
れの電極がドレインパッド、ソースパッド、ゲートパッ
ドそれぞれから分岐して延出する構成では、どうしても
その配線構成においてゲート側とソース側とがクロスオ
ーバする構成となり、これに基づく寄生容量よっても出
力性能が低下する問題点があった。
【０００５】本発明は、このような点に着目してなされ
たものであって、高周波で高出力を行う電界効果型トラ
ンジスタ装置において、ソースインダクタンス及び寄生
容量を低減して、出力性能を高めることを目的とする。
たものであって、高周波で高出力を行う電界効果型トラ
ンジスタ装置において、ソースインダクタンス及び寄生
容量を低減して、出力性能を高めることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では次のような構成をとる。
に、本発明では次のような構成をとる。
【０００７】基板表面の一方側にドレインパッドが設け
られ、他方側にゲートパッドが設けられ、前記ドレイン
パッドからドレイン電極のそれぞれが並列状に延出形成
され、それらドレイン電極それぞれと並列状にソース電
極のそれぞれが設けられ、前記ドレイン電極とソース電
極それぞれの間に前記ゲートパッドからのゲート電極そ
れぞれが延出形成され、かつ、前記ドレインパッド、ゲ
ートパッド、及び、ソース電極のそれぞれが前記基板表
面から同高さにおいて突出形成された電界効果型トラン
ジスタチップが、チップ装着面の一方側に前記ドレイン
パッドが接続されるドレインパッド接続部が形成され、
他方側に前記ゲートパッドが接続されるゲートパッド接
続部が形成され、かつ、それぞれの接続部の間に前記そ
れぞれのソース電極が接続されるソース電極接続部が形
成されたパッケージ内に、前記両パッド、及び、ソース
電極のそれぞれが、対応する前記接続部それぞれに接続
されるように設けられた構成とした。
られ、他方側にゲートパッドが設けられ、前記ドレイン
パッドからドレイン電極のそれぞれが並列状に延出形成
され、それらドレイン電極それぞれと並列状にソース電
極のそれぞれが設けられ、前記ドレイン電極とソース電
極それぞれの間に前記ゲートパッドからのゲート電極そ
れぞれが延出形成され、かつ、前記ドレインパッド、ゲ
ートパッド、及び、ソース電極のそれぞれが前記基板表
面から同高さにおいて突出形成された電界効果型トラン
ジスタチップが、チップ装着面の一方側に前記ドレイン
パッドが接続されるドレインパッド接続部が形成され、
他方側に前記ゲートパッドが接続されるゲートパッド接
続部が形成され、かつ、それぞれの接続部の間に前記そ
れぞれのソース電極が接続されるソース電極接続部が形
成されたパッケージ内に、前記両パッド、及び、ソース
電極のそれぞれが、対応する前記接続部それぞれに接続
されるように設けられた構成とした。
【０００８】
【作用】上記構成によると、トランジスタチップのソー
ス電極のそれぞれは直接に相対するパッケージのソース
電極接続部に接続されるので、電極の配線長さが最小と
なってソースインダクタンスが著しく低減され、また、
配線構成においてゲート側とソース側とがクロスオーバ
することも回避され、寄生容量も低減される。
ス電極のそれぞれは直接に相対するパッケージのソース
電極接続部に接続されるので、電極の配線長さが最小と
なってソースインダクタンスが著しく低減され、また、
配線構成においてゲート側とソース側とがクロスオーバ
することも回避され、寄生容量も低減される。
【０００９】
【実施例】図１は本発明の電界効果型トランジスタ装置
の外観斜視図、図２はその断面図である。
の外観斜視図、図２はその断面図である。
【００１０】電界効果型トランジスタ装置は、パッケー
ジ１内に電界効果型トランジスタチップ２が設けられて
構成されている。パッケージ１は、例えばセラミックよ
りなり、容器状の本体１ａと蓋１ｂとからなる。
ジ１内に電界効果型トランジスタチップ２が設けられて
構成されている。パッケージ１は、例えばセラミックよ
りなり、容器状の本体１ａと蓋１ｂとからなる。
【００１１】本体１ａ内のチップ装着面となる底面１０
には、図３に示すように、一方側にチップ２のドレイン
パッドの接続部４が、他方側にゲートパッドの接続部５
が、その中間位置にソース電極の接続部６がＡｕによる
蒸着もしくはスパッタリングによりそれぞれ形成されて
いる。そして、それぞれの接続部４，５，６にパッケー
ジ１の外部からの端子８それぞれが接続されている。
には、図３に示すように、一方側にチップ２のドレイン
パッドの接続部４が、他方側にゲートパッドの接続部５
が、その中間位置にソース電極の接続部６がＡｕによる
蒸着もしくはスパッタリングによりそれぞれ形成されて
いる。そして、それぞれの接続部４，５，６にパッケー
ジ１の外部からの端子８それぞれが接続されている。
【００１２】トランジスタチップ２の本体１ａの底面に
装着される基板面には、図４に示すように、Ａｕがスパ
ッタリングもしくは蒸着されることにより一方側にドレ
インパッド１１が設けられ、他方側にゲートパッド１２
が設けられ、ドレインパッド１１からドレイン電極１３
のそれぞれが並列状に延出形成され、それらドレイン電
極１３それぞれと並列状にソース電極１４のそれぞれが
設けられ、ドレイン電極１３とソース電極１４それぞれ
の間にゲートパッド１２からのゲート電極１５それぞれ
が延出形成されており、とくにドレインパッド１１、ゲ
ートパッド１２、及び、ソース電極１４それぞれは、さ
らにＡｕもしくはＣｕの厚メッキ（２５μｍ厚さ前後）
が施されることにより基板表面から同高さにおいて突出
形成されている。
装着される基板面には、図４に示すように、Ａｕがスパ
ッタリングもしくは蒸着されることにより一方側にドレ
インパッド１１が設けられ、他方側にゲートパッド１２
が設けられ、ドレインパッド１１からドレイン電極１３
のそれぞれが並列状に延出形成され、それらドレイン電
極１３それぞれと並列状にソース電極１４のそれぞれが
設けられ、ドレイン電極１３とソース電極１４それぞれ
の間にゲートパッド１２からのゲート電極１５それぞれ
が延出形成されており、とくにドレインパッド１１、ゲ
ートパッド１２、及び、ソース電極１４それぞれは、さ
らにＡｕもしくはＣｕの厚メッキ（２５μｍ厚さ前後）
が施されることにより基板表面から同高さにおいて突出
形成されている。
【００１３】上記のように、厚メッキ材料として熱伝導
性能が高いものを用いれば、トランジスタチップ２から
パッケージ１側に効率良く熱を逃がすことができる。
性能が高いものを用いれば、トランジスタチップ２から
パッケージ１側に効率良く熱を逃がすことができる。
【００１４】そして、トランジスタチップ２が本体１ａ
内に、両パッド１１，１２、及び、ソース電極１４のそ
れぞれが、底面１０に対応して設けられた接続部４，
５，６に導電接着剤を介してもしくは圧着により取付さ
れて設けられるとともに、本体１ａ内部に不活性ガスが
充填される状態において蓋１ｂが取り付けられてトラン
ジスタ装置が形成されている。
内に、両パッド１１，１２、及び、ソース電極１４のそ
れぞれが、底面１０に対応して設けられた接続部４，
５，６に導電接着剤を介してもしくは圧着により取付さ
れて設けられるとともに、本体１ａ内部に不活性ガスが
充填される状態において蓋１ｂが取り付けられてトラン
ジスタ装置が形成されている。
【００１５】上記のような構成により、トランジスタチ
ップ２のソース電極１４のそれぞれは直接に相対するパ
ッケージ１のソース電極接続部６に接続されるので、一
方ではソース電極１４の配線長さが最小となってソース
インダクタンスが著しく低減され、また、他方では、配
線構成においてゲート側とソース側とがクロスオーバす
ることも回避され、これにより寄生容量も低減される。
ップ２のソース電極１４のそれぞれは直接に相対するパ
ッケージ１のソース電極接続部６に接続されるので、一
方ではソース電極１４の配線長さが最小となってソース
インダクタンスが著しく低減され、また、他方では、配
線構成においてゲート側とソース側とがクロスオーバす
ることも回避され、これにより寄生容量も低減される。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
トランジスタチップのソース電極のそれぞれは直接に相
対するパッケージのソース電極接続部に接続されるの
で、電極の配線長さが最小となってソースインダクタン
スが著しく低減され、また、配線構成においてゲート側
とソース側とがクロスオーバすることも回避されて寄生
容量も低減されることとなり、これにより、高周波で高
出力を行う電界効果型トランジスタ装置の出力性能が高
めるられる。
トランジスタチップのソース電極のそれぞれは直接に相
対するパッケージのソース電極接続部に接続されるの
で、電極の配線長さが最小となってソースインダクタン
スが著しく低減され、また、配線構成においてゲート側
とソース側とがクロスオーバすることも回避されて寄生
容量も低減されることとなり、これにより、高周波で高
出力を行う電界効果型トランジスタ装置の出力性能が高
めるられる。
【００１７】また、ソース電極部分の配線構造が省略さ
れるので、構成が簡単となって製造が容易に行えるよう
になり、製造コストも低減される。
れるので、構成が簡単となって製造が容易に行えるよう
になり、製造コストも低減される。
【図１】本発明に係る電界効果型トランジスタ装置の外
観斜視図。
観斜視図。
【図２】本発明に係る電界効果型トランジスタ装置の縦
断面図。
断面図。
【図３】パッケージの開放状態における平面図。
【図４】トランジスタチップの装着面の平面図。
１ パッケージ ２ トランジスタチップ ４ ドレンパッド接続部 ５ ゲートパッド接続部 ６ ソース電極接続部 １１ ドレンパッド １２ ゲートパッド １３ ドレイン電極 １４ ソース電極 １５ ゲート電極
Claims (1)
- 【請求項１】 基板表面の一方側にドレインパッドが設
けられ、他方側にゲートパッドが設けられ、前記ドレイ
ンパッドからドレイン電極のそれぞれが並列状に延出形
成され、それらドレイン電極それぞれと並列状にソース
電極のそれぞれが設けられ、前記ドレイン電極とソース
電極それぞれの間に前記ゲートパッドからのゲート電極
それぞれが延出形成され、かつ、前記ドレインパッド、
ゲートパッド、及び、ソース電極のそれぞれが前記基板
表面から同高さにおいて突出形成された電界効果型トラ
ンジスタチップが、 チップ装着面の一方側に前記ドレインパッドが接続され
るドレインパッド接続部が形成され、他方側に前記ゲー
トパッドが接続されるゲートパッド接続部が形成され、
かつ、それぞれの接続部の間に前記それぞれのソース電
極が接続されるソース電極接続部が形成されたパッケー
ジ内に、 前記両パッド、及び、ソース電極のそれぞれが、対応す
る前記接続部それぞれに接続されるように設けられて構
成される電界効果型トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325475A JPH06177152A (ja) | 1992-12-04 | 1992-12-04 | 電界効果型トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325475A JPH06177152A (ja) | 1992-12-04 | 1992-12-04 | 電界効果型トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177152A true JPH06177152A (ja) | 1994-06-24 |
Family
ID=18177300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325475A Pending JPH06177152A (ja) | 1992-12-04 | 1992-12-04 | 電界効果型トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177152A (ja) |
-
1992
- 1992-12-04 JP JP4325475A patent/JPH06177152A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11881464B2 (en) | Stacked RF circuit topology using transistor die with through silicon carbide vias on gate and/or drain | |
| JPH09321175A (ja) | マイクロ波回路及びチップ | |
| US20210313283A1 (en) | Multi level radio frequency (rf) integrated circuit components including passive devices | |
| US5635751A (en) | High frequency transistor with reduced parasitic inductance | |
| US5109270A (en) | High frequency semiconductor device | |
| JP3674780B2 (ja) | 高周波半導体装置 | |
| JPS6135714B2 (ja) | ||
| JP2010183100A (ja) | 半導体増幅器 | |
| JP4015746B2 (ja) | 半導体装置 | |
| JP2008072027A (ja) | 半導体装置 | |
| JPH06177152A (ja) | 電界効果型トランジスタ装置 | |
| JPH0348436A (ja) | 高周波半導体装置 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| JP4718751B2 (ja) | 半導体装置 | |
| JPH06334137A (ja) | ハイブリッド集積回路およびその製造方法 | |
| JPS6241433B2 (ja) | ||
| JP4579040B2 (ja) | 半導体増幅器 | |
| JP7718030B2 (ja) | 半導体デバイス | |
| JPS5832270Y2 (ja) | 電界効果型トランジスタ | |
| JP7652482B2 (ja) | 半導体装置 | |
| JPH10321762A (ja) | 半導体装置 | |
| JPH083011Y2 (ja) | 半導体装置用パツケ−ジ | |
| JP2701348B2 (ja) | 半導体装置 | |
| JPS6255721B2 (ja) | ||
| JP2000091376A (ja) | 電子回路装置 |