JPH06177254A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06177254A JPH06177254A JP4330485A JP33048592A JPH06177254A JP H06177254 A JPH06177254 A JP H06177254A JP 4330485 A JP4330485 A JP 4330485A JP 33048592 A JP33048592 A JP 33048592A JP H06177254 A JPH06177254 A JP H06177254A
- Authority
- JP
- Japan
- Prior art keywords
- output
- driver
- buffer
- input
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数の出力バッファを用いて一つの大容量出
力バッファを構成する場合において、各バッファを動作
させるために必要な入力容量の節減とノイズ発生を抑制
する構成の半導体集積回路を提供する。 【構成】 初段出力バッファのドライバ１２に、内部回
路から送られた駆動信号を入力すると共に、次段以降の
出力バッファのドライバ１２には前段出力バッファのド
ライバ１２の出力をインバータ１０を介して駆動信号と
して導く構成とした。
力バッファを構成する場合において、各バッファを動作
させるために必要な入力容量の節減とノイズ発生を抑制
する構成の半導体集積回路を提供する。 【構成】 初段出力バッファのドライバ１２に、内部回
路から送られた駆動信号を入力すると共に、次段以降の
出力バッファのドライバ１２には前段出力バッファのド
ライバ１２の出力をインバータ１０を介して駆動信号と
して導く構成とした。
Description
【０００１】
【産業上の利用分野】本発明は複数のＩ／Ｏ（input/ou
tput：入出力）バッファを用いた大電流駆動用出力バッ
ファを有する半導体集積回路に関する。
tput：入出力）バッファを用いた大電流駆動用出力バッ
ファを有する半導体集積回路に関する。
【０００２】
【従来の技術】大規模集積回路では、内部回路とパッド
（端子）との間にＩ／Ｏバッファ領域を形成し、このＩ
／Ｏバッファを、配線の切り替えにより入力バッファ及
び出力バッファとして共用し、回路面積及び端子数の節
約を図っているのが通常である。
（端子）との間にＩ／Ｏバッファ領域を形成し、このＩ
／Ｏバッファを、配線の切り替えにより入力バッファ及
び出力バッファとして共用し、回路面積及び端子数の節
約を図っているのが通常である。
【０００３】図２（ａ）はこのＩ／Ｏバッファを出力バ
ッファとして用いる場合の配線例、同（ｂ）はその等価
回路である。図２（ａ）において破線で示す部分がＩ／
Ｏバッファ１であり、パッド２側に夫々出力段用トラン
ジスタ１１を接続すると共に、内部回路側に出力段用ト
ランジスタ１１を駆動するためのドライバ１２を接続し
ている。このトランジスタ１１はｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとからなる相補型ＭＯＳトラン
ジスタであり、そのドライバ１２はインバータを含んで
いる。なお、この場合の入力バッファ用回路１３の領域
は未配線のままとなっている。
ッファとして用いる場合の配線例、同（ｂ）はその等価
回路である。図２（ａ）において破線で示す部分がＩ／
Ｏバッファ１であり、パッド２側に夫々出力段用トラン
ジスタ１１を接続すると共に、内部回路側に出力段用ト
ランジスタ１１を駆動するためのドライバ１２を接続し
ている。このトランジスタ１１はｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとからなる相補型ＭＯＳトラン
ジスタであり、そのドライバ１２はインバータを含んで
いる。なお、この場合の入力バッファ用回路１３の領域
は未配線のままとなっている。
【０００４】ところで、非常に大きな駆動電流の出力バ
ッファを得るためには、一つのＩ／Ｏバッファだけでは
十分なトランジスタサイズが得られない場合が多い。そ
こで、従来は、図３に示すように、各出力段トランジス
１１の出力端子に導通するパッド２を夫々電気的に接続
すると共に、ドライバ１２の入力側を共通にして実質的
にトランジスタサイズを大きくしていた。
ッファを得るためには、一つのＩ／Ｏバッファだけでは
十分なトランジスタサイズが得られない場合が多い。そ
こで、従来は、図３に示すように、各出力段トランジス
１１の出力端子に導通するパッド２を夫々電気的に接続
すると共に、ドライバ１２の入力側を共通にして実質的
にトランジスタサイズを大きくしていた。
【０００５】
【発明が解決しようとする課題】しかしながら、図３に
示すように、複数の出力バッファを並列接続すると、全
ての出力バッファが同時に動作するため、瞬間的に過大
電流が流れ、電源ＶDDや接地線ＧＮＤに、スイッチング
等に伴う有害ノイズが多く発生する問題があった。ま
た、これらを動作させるために必要な入力容量も増大す
る問題もあった。
示すように、複数の出力バッファを並列接続すると、全
ての出力バッファが同時に動作するため、瞬間的に過大
電流が流れ、電源ＶDDや接地線ＧＮＤに、スイッチング
等に伴う有害ノイズが多く発生する問題があった。ま
た、これらを動作させるために必要な入力容量も増大す
る問題もあった。
【０００６】本発明は、かかる問題点に鑑みてなされた
もので、その目的とするところは、各バッファの動作に
必要な入力容量の節減とスイッチングノイズ等の抑制を
可能とする構成の半導体集積回路を提供することにあ
る。
もので、その目的とするところは、各バッファの動作に
必要な入力容量の節減とスイッチングノイズ等の抑制を
可能とする構成の半導体集積回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成する第１
の発明の構成は、複数の出力バッファを利用して１つの
大容量出力バッファを構成する際に、そのまま並列に接
続するのでなく、初段出力バッファのドライバのみに駆
動信号を入力し、次段以降の出力バッファのドライバに
は、前段出力バッファのドライバ出力をこの半導体集積
回路における未使用のインバータ等のドライバに与え、
このドライバ出力を駆動信号として入力する。
の発明の構成は、複数の出力バッファを利用して１つの
大容量出力バッファを構成する際に、そのまま並列に接
続するのでなく、初段出力バッファのドライバのみに駆
動信号を入力し、次段以降の出力バッファのドライバに
は、前段出力バッファのドライバ出力をこの半導体集積
回路における未使用のインバータ等のドライバに与え、
このドライバ出力を駆動信号として入力する。
【０００８】上記目的を達成する第２の発明では、Ｉ／
Ｏバッファ中の未使用状態の入力バッファを積極的に使
用する。即ち、Ｉ／Ｏバッファは入力バッファと出力バ
ッファとを備えているが、出力バッファとして使用する
ときは、入力バッファ領域はは、ゲートと拡散層のみ
で、配線が形成されておらず未使用状態になっている。
そこで、前段Ｉ／Ｏバッファのドライバ出力と後段Ｉ／
Ｏバッファのドライバ入力との間に、この未使用の入力
バッファの第２ドライバを介在させ、第一発明の場合と
同様、初段出力バッファの第１ドライバのみに駆動信号
を入力し、次段以降の出力バッファのドライバには、前
段出力バッファのドライバ出力を、未使用となっている
前記各入力バッファの第２ドライバに与え、この第２ド
ライバ出力を導く構成とした。
Ｏバッファ中の未使用状態の入力バッファを積極的に使
用する。即ち、Ｉ／Ｏバッファは入力バッファと出力バ
ッファとを備えているが、出力バッファとして使用する
ときは、入力バッファ領域はは、ゲートと拡散層のみ
で、配線が形成されておらず未使用状態になっている。
そこで、前段Ｉ／Ｏバッファのドライバ出力と後段Ｉ／
Ｏバッファのドライバ入力との間に、この未使用の入力
バッファの第２ドライバを介在させ、第一発明の場合と
同様、初段出力バッファの第１ドライバのみに駆動信号
を入力し、次段以降の出力バッファのドライバには、前
段出力バッファのドライバ出力を、未使用となっている
前記各入力バッファの第２ドライバに与え、この第２ド
ライバ出力を導く構成とした。
【０００９】
【作用】第１及び第２の発明とも、内部回路から送られ
た駆動信号が、初段出力バッファのドライバを経て二段
目の出力バッファのドライバに導かれる。三段目以降の
Ｉ／Ｏバッファも同様であり、結局、入力容量は従来の
出力バッファ一個分と同じとなる。
た駆動信号が、初段出力バッファのドライバを経て二段
目の出力バッファのドライバに導かれる。三段目以降の
Ｉ／Ｏバッファも同様であり、結局、入力容量は従来の
出力バッファ一個分と同じとなる。
【００１０】また、各段出力バッファのドライバに入力
される信号が順次遅延していくので、夫々動作タイミン
グがずれ、スイッチング等によるノイズが減少する。
される信号が順次遅延していくので、夫々動作タイミン
グがずれ、スイッチング等によるノイズが減少する。
【００１１】
【実施例】次に図面を参照して本発明の実施例を説明す
る。
る。
【００１２】図１は本発明の一実施例に係る半導体集積
回路の要部構成図であり、対応する図３の要部構成図と
同様の部品には同一符号を付してある。
回路の要部構成図であり、対応する図３の要部構成図と
同様の部品には同一符号を付してある。
【００１３】本実施例では、従来と同様、複数のＩ／Ｏ
バッファを用いて出力バッファを構成する。その際、各
出力段トランジスタ１１の出力端子と導通するパッド２
同士を配線層等によって電気的に接続してある。
バッファを用いて出力バッファを構成する。その際、各
出力段トランジスタ１１の出力端子と導通するパッド２
同士を配線層等によって電気的に接続してある。
【００１４】例えば、図１に示すように、初段Ｉ／Ｏバ
ッファのドライバ１２に、内部回路から送られた駆動信
号を入力すると共に、該ドライバ１２の出力端子と二段
目Ｉ／Ｏバッファのドライバ１２の入力端子とをドライ
バ回路、例えばインバータ１０で接続している。この場
合、ドライバ１２出力は、ｐＭＯＳゲート用とｎＭＯＳ
ゲート用のものとが出力されるが、そのいずれであって
も良い。三段目以降のＩ／Ｏバッファについても同様で
あり、前段Ｉ／Ｏバッファのドライバ１２の出力端子と
自己のドライバ１２入力とを例えばインバータ１０で接
続している。このインバータ１０は別途設けても良く、
あるいは当該Ｉ／Ｏバッファにおいて未使用状態の入力
バッファ用回路が有するインバータを用いても良い。
ッファのドライバ１２に、内部回路から送られた駆動信
号を入力すると共に、該ドライバ１２の出力端子と二段
目Ｉ／Ｏバッファのドライバ１２の入力端子とをドライ
バ回路、例えばインバータ１０で接続している。この場
合、ドライバ１２出力は、ｐＭＯＳゲート用とｎＭＯＳ
ゲート用のものとが出力されるが、そのいずれであって
も良い。三段目以降のＩ／Ｏバッファについても同様で
あり、前段Ｉ／Ｏバッファのドライバ１２の出力端子と
自己のドライバ１２入力とを例えばインバータ１０で接
続している。このインバータ１０は別途設けても良く、
あるいは当該Ｉ／Ｏバッファにおいて未使用状態の入力
バッファ用回路が有するインバータを用いても良い。
【００１５】このようにして構成された出力バッファで
は、内部回路から初段Ｉ／Ｏバッファに駆動信号が入る
と、そのドライバ１２で出力段トランジスタ１１を駆動
するに足るレベルに増幅される。また、図示の例では、
トランジスタ１１が相補型ＭＯＳトランジスタであり、
ｐＭＯＳトランジスタの入力端子は電源ラインＶDD、ｎ
ＭＯＳトランジスタの入力端子は接地ラインＧＮＤに接
続されているので、ドライバ１２はインバータを含んで
いる。従って、このドライバ１２の分岐出力をインバー
タ１０を介して後段Ｉ／Ｏバッファのドライバ１２に入
力することで、各段のドライバ１２には内部回路から送
られた駆動信号と同極性の信号が順次入力される。これ
により、従来と同様のトランジスタサイズが得られ、大
きな駆動電流を流すことができる。
は、内部回路から初段Ｉ／Ｏバッファに駆動信号が入る
と、そのドライバ１２で出力段トランジスタ１１を駆動
するに足るレベルに増幅される。また、図示の例では、
トランジスタ１１が相補型ＭＯＳトランジスタであり、
ｐＭＯＳトランジスタの入力端子は電源ラインＶDD、ｎ
ＭＯＳトランジスタの入力端子は接地ラインＧＮＤに接
続されているので、ドライバ１２はインバータを含んで
いる。従って、このドライバ１２の分岐出力をインバー
タ１０を介して後段Ｉ／Ｏバッファのドライバ１２に入
力することで、各段のドライバ１２には内部回路から送
られた駆動信号と同極性の信号が順次入力される。これ
により、従来と同様のトランジスタサイズが得られ、大
きな駆動電流を流すことができる。
【００１６】このとき、内部回路からの駆動信号は初段
Ｉ／Ｏバッファのみに入力すれば良く、次段以降の駆動
信号についても前段Ｉ／Ｏバッファのドライバ１２より
自動的に入力されるので、結局、内部回路の駆動容量、
電源ＶDDの容量は、従来の出力バッファ一個分と同じと
なり、各バッファの動作に必要な入力容量の大幅な節減
が可能となる。
Ｉ／Ｏバッファのみに入力すれば良く、次段以降の駆動
信号についても前段Ｉ／Ｏバッファのドライバ１２より
自動的に入力されるので、結局、内部回路の駆動容量、
電源ＶDDの容量は、従来の出力バッファ一個分と同じと
なり、各バッファの動作に必要な入力容量の大幅な節減
が可能となる。
【００１７】また、各インバータ１０による信号遅延分
だけ各バッファの動作タイミングがずれるので、過大電
流の発生が防止され、同時に動作していた従来の構成に
比べて信号変化等に伴うノイズが大幅に抑えられる。
だけ各バッファの動作タイミングがずれるので、過大電
流の発生が防止され、同時に動作していた従来の構成に
比べて信号変化等に伴うノイズが大幅に抑えられる。
【００１８】
【発明の効果】以上説明したように、本発明では、複数
の出力バッファを利用して大容量の一つの出力バッファ
を構成する場合において、初段の出力バッファのドライ
バに内部回路からの駆動信号を入力すると共に、次段以
降の出力バッファのドライバには前段出力バッファのド
ライバ出力を、未使用の入力バッファなどに存在するド
ライバに与え、この出力を駆動信号として導いたので、
各バッファの動作に必要な入力容量の節減が図れると共
に、スイッチング等によるノイズが抑制される効果があ
る。
の出力バッファを利用して大容量の一つの出力バッファ
を構成する場合において、初段の出力バッファのドライ
バに内部回路からの駆動信号を入力すると共に、次段以
降の出力バッファのドライバには前段出力バッファのド
ライバ出力を、未使用の入力バッファなどに存在するド
ライバに与え、この出力を駆動信号として導いたので、
各バッファの動作に必要な入力容量の節減が図れると共
に、スイッチング等によるノイズが抑制される効果があ
る。
【００１９】また、各段の出力バッファの接続には、通
常、インバータ等のドライバを介在させるが、このドラ
イバを当該Ｉ／Ｏバッファの未使用の入力バッファを利
用することで、回路面積を変えることなく、上記効果が
得られ、半導体集積回路の製造コストの上昇を抑えるこ
とができる。
常、インバータ等のドライバを介在させるが、このドラ
イバを当該Ｉ／Ｏバッファの未使用の入力バッファを利
用することで、回路面積を変えることなく、上記効果が
得られ、半導体集積回路の製造コストの上昇を抑えるこ
とができる。
【図１】本発明の一実施例に係る半導体集積回路の要部
構成図（等価回路）である。
構成図（等価回路）である。
【図２】（ａ）は入出力バッファを出力バッファとして
用いる場合の配線例を示す図、（ｂ）はその等価回路で
ある。
用いる場合の配線例を示す図、（ｂ）はその等価回路で
ある。
【図３】本発明が適用される半導体集積回路の要部構成
図（等価回路）である。
図（等価回路）である。
１…Ｉ／Ｏ（入出力）バッファ、１０…インバータ（第
２ドライバ）、１１…出力段トランジスタ、１２…ドラ
イバ（第１ドライバ）、１３…入力バッファ用回路、２
…パッド。
２ドライバ）、１１…出力段トランジスタ、１２…ドラ
イバ（第１ドライバ）、１３…入力バッファ用回路、２
…パッド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｊ 19/0175 // Ｇ１１Ｃ 11/417 6741−5Ｌ Ｇ１１Ｃ 11/34 ３０５
Claims (3)
- 【請求項１】 内部回路と各出力パッドとの間にそれぞ
れ出力バッファを備えた半導体集積回路において、 前記各出力バッファは、出力段トランジスタと、前記内
部回路より送られる駆動信号に基づいて前記出力段トラ
ンジスタを駆動するドライバとを少なくとも有してお
り、 初段となる前記出力バッファのドライバに前記駆動信号
を入力すると共に、 次段以降の前記出力バッファのドライバには、前段出力
バッファのドライバ出力を、当該半導体集積回路におけ
る未使用のドライバに与え、このドライバ出力を導く構
成にしたことを特徴とする半導体集積回路。 - 【請求項２】 内部回路と各出力パッドとの間に、入力
バッファと出力バッファを有する入出力バッファをそれ
ぞれ備えた半導体集積回路において、 前記入出力バッファの各出力バッファは、出力段トラン
ジスタと、内部回路より送られる駆動信号に基づいて前
記出力段トランジスタを駆動する第１ドライバとを少な
くとも有し、 前記入出力バッファの各入力バッファは、外部信号を受
けて前記内部回路を駆動する第２ドライバを有してお
り、 初段となる前記出力バッファのドライバに前記駆動信号
を入力すると共に、 次段以降の前記出力バッファのドライバには、前段出力
バッファのドライバ出力を、未使用となっている前記入
力バッファの第２ドライバに与え、この第２ドライバ出
力を導く構成にしたことを特徴とする半導体集積回路。 - 【請求項３】 前記各入力バッファの第２ドライバは、
この入力バッファ領域に形成したインバータであること
を特徴とする請求項２の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330485A JPH06177254A (ja) | 1992-12-10 | 1992-12-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330485A JPH06177254A (ja) | 1992-12-10 | 1992-12-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177254A true JPH06177254A (ja) | 1994-06-24 |
Family
ID=18233156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330485A Pending JPH06177254A (ja) | 1992-12-10 | 1992-12-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177254A (ja) |
-
1992
- 1992-12-10 JP JP4330485A patent/JPH06177254A/ja active Pending
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