JPH06177652A - 平衡変調器 - Google Patents
平衡変調器Info
- Publication number
- JPH06177652A JPH06177652A JP32522092A JP32522092A JPH06177652A JP H06177652 A JPH06177652 A JP H06177652A JP 32522092 A JP32522092 A JP 32522092A JP 32522092 A JP32522092 A JP 32522092A JP H06177652 A JPH06177652 A JP H06177652A
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- Japan
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- operational amplifier
- signal
- input signal
- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 238000010586 diagram Methods 0.000 description 5
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- Amplitude Modulation (AREA)
Abstract
(57)【要約】
【目的】 不要信号成分を抑制した平衡変調出力を得る
こと。 【構成】 入力信号ＶS に対して反転した電荷をＣ1 ，
Ｃ2 、非反転の電荷をＣ3 ，Ｃ4 から出力して、演算増
幅器１の反転入力端において＋と−の極性が変調周波数
のクロックφM のオンオフで交互に得られるようにスイ
ッチ２〜１９をクロックφ1 ，φ2 で制御し、演算増幅
器１の出力端に平衡変調出力を得る。
こと。 【構成】 入力信号ＶS に対して反転した電荷をＣ1 ，
Ｃ2 、非反転の電荷をＣ3 ，Ｃ4 から出力して、演算増
幅器１の反転入力端において＋と−の極性が変調周波数
のクロックφM のオンオフで交互に得られるようにスイ
ッチ２〜１９をクロックφ1 ，φ2 で制御し、演算増幅
器１の出力端に平衡変調出力を得る。
Description
【０００１】
【産業上の利用分野】本発明は平衡変調器に関する。
【０００２】
【従来の技術】例えば従来の平衡変調回路は図４に示す
ような構成になっている。図４において、３０は演算増
幅器Ａ１を用いた反転回路、３１は別の演算増幅器Ａ２
を用いたボルテージフォロワである。これらの反転回路
３０およびボルテージフォロワ３１には被変調信号とし
て入力信号Ｖinが共通に入力される。３２は反転回路１
の出力およびボルテージフォロワ３１の出力を変調信号
ｆM で選択し、出力信号Ｖout として出力するスイッチ
である。
ような構成になっている。図４において、３０は演算増
幅器Ａ１を用いた反転回路、３１は別の演算増幅器Ａ２
を用いたボルテージフォロワである。これらの反転回路
３０およびボルテージフォロワ３１には被変調信号とし
て入力信号Ｖinが共通に入力される。３２は反転回路１
の出力およびボルテージフォロワ３１の出力を変調信号
ｆM で選択し、出力信号Ｖout として出力するスイッチ
である。
【０００３】入力信号ＶS ，変調信号ｆM および出力信
号Ｖout の間の関係は図５に示す通りであり、変調信号
ｆM が“Ｈｉｇｈ”のときはスイッチ３２は反転回路３
０の出力（反転信号−ＶS ）を選択し、変調信号ｆM が
“Ｌｏｗ”のときはスイッチ３２はボルテージフォロワ
３１の出力（非反転信号ＶS ）を選択する。このよう
に、被変調信号ｆM により入力信号Ｖinの反転信号−Ｖ
S と非反転信号ＶS が切換えられることによって、入力
信号Ｖinが平衡変調され、両側波帯信号が出力信号Ｖ
out として得られる。
号Ｖout の間の関係は図５に示す通りであり、変調信号
ｆM が“Ｈｉｇｈ”のときはスイッチ３２は反転回路３
０の出力（反転信号−ＶS ）を選択し、変調信号ｆM が
“Ｌｏｗ”のときはスイッチ３２はボルテージフォロワ
３１の出力（非反転信号ＶS ）を選択する。このよう
に、被変調信号ｆM により入力信号Ｖinの反転信号−Ｖ
S と非反転信号ＶS が切換えられることによって、入力
信号Ｖinが平衡変調され、両側波帯信号が出力信号Ｖ
out として得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の平衡変調回路では、反転信号−ＶS と非反転信号Ｖ
S とを各々別個の演算増幅器からつくり出しており、そ
のため、各演算増幅器によって生じたオフセット電圧の
差が変調周波数成分となって、両側波帯信号に不要信号
として加算され、出力されてしまう。
来の平衡変調回路では、反転信号−ＶS と非反転信号Ｖ
S とを各々別個の演算増幅器からつくり出しており、そ
のため、各演算増幅器によって生じたオフセット電圧の
差が変調周波数成分となって、両側波帯信号に不要信号
として加算され、出力されてしまう。
【０００５】そこで本発明の目的は以上のような問題を
解消した平衡変調器を提供することにある。
解消した平衡変調器を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明は入力信号ＶS を変調周波数ｆM で切り換えて信
号ＶS および−ＶS を出力する平衡変調器において、前
記変調周波数ｆM と同一の周波数で第１および第２の位
相を有するクロックφM と、該クロックφM の整数倍の
周波数で互いにノンオーバーラップのクロックφ1 ，φ
2 とを発生させるクロック発生手段と、演算増幅器と、
前記クロックφ1 のオンによって放電し、前記クロック
φ2 のオンによって前記入力信号ＶS に比例および反転
した電荷を前記演算増幅器の一方入力端に送出する第１
のスイッチトキャパシタと、前記クロックφ1 のオンに
よって前記入力信号ＶS を充電し、前記クロックφ2 の
オンによって前記入力信号ＶS に比例する電荷を前記演
算増幅器の一方入力端に送出する第２のスイッチトキャ
パシタと、前記クロックφM の第１の位相で動作し、前
記クロックφ1 のオンによって放電し、前記クロックφ
2 のオンによって前記入力信号ＶS に比例および反転し
た電荷を前記演算増幅器の一方入力端に送出する第３の
スイッチトキャパシタと、前記クロックφM の第２の位
相で動作し、前記クロックφ1 のオンによって前記入力
信号ＶS を充電し、前記クロックφ2のオンによって前
記入力信号ＶS に比例する電荷を前記演算増幅器の一方
入力端に送出する第４のスイッチトキャパシタと、前記
クロックφ1 のオンによって放電し、前記クロックφ2
のオンによって前記演算増幅器の出力端と一方入力端と
の間に接続される第５のスイッチトキャパシタとを具備
することを特徴とする。
本発明は入力信号ＶS を変調周波数ｆM で切り換えて信
号ＶS および−ＶS を出力する平衡変調器において、前
記変調周波数ｆM と同一の周波数で第１および第２の位
相を有するクロックφM と、該クロックφM の整数倍の
周波数で互いにノンオーバーラップのクロックφ1 ，φ
2 とを発生させるクロック発生手段と、演算増幅器と、
前記クロックφ1 のオンによって放電し、前記クロック
φ2 のオンによって前記入力信号ＶS に比例および反転
した電荷を前記演算増幅器の一方入力端に送出する第１
のスイッチトキャパシタと、前記クロックφ1 のオンに
よって前記入力信号ＶS を充電し、前記クロックφ2 の
オンによって前記入力信号ＶS に比例する電荷を前記演
算増幅器の一方入力端に送出する第２のスイッチトキャ
パシタと、前記クロックφM の第１の位相で動作し、前
記クロックφ1 のオンによって放電し、前記クロックφ
2 のオンによって前記入力信号ＶS に比例および反転し
た電荷を前記演算増幅器の一方入力端に送出する第３の
スイッチトキャパシタと、前記クロックφM の第２の位
相で動作し、前記クロックφ1 のオンによって前記入力
信号ＶS を充電し、前記クロックφ2のオンによって前
記入力信号ＶS に比例する電荷を前記演算増幅器の一方
入力端に送出する第４のスイッチトキャパシタと、前記
クロックφ1 のオンによって放電し、前記クロックφ2
のオンによって前記演算増幅器の出力端と一方入力端と
の間に接続される第５のスイッチトキャパシタとを具備
することを特徴とする。
【０００７】
【作用】本発明によれば、１つの演算増幅器のみを用い
るのでＶS と−ＶS との間にオフセット電圧の差が生じ
ないことになり、演算増幅器で生じるオフセット電圧に
起因する出力信号中の変調周波数成分が抑制される。
るのでＶS と−ＶS との間にオフセット電圧の差が生じ
ないことになり、演算増幅器で生じるオフセット電圧に
起因する出力信号中の変調周波数成分が抑制される。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００９】図１は本発明の平衡変調器の実施例を示
す。１は演算増幅器、Ｃ1 〜Ｃ4 およびＣA ，ＣB はコ
ンデンサであって、Ｃ1 〜Ｃ4 の各々と、ＣA ＋ＣB と
は同一容量である。２〜２３はスイッチであって、それ
らに添えて示したφ1 ，φ2 ，φM および反転φM （反
転φM とはφM の反転クロックのことである）は図２に
示すような図２に示すようなクロックであり、スイッチ
４および１３を除いた残りのスイッチは、各々に添えて
示したクロックφ1 またはφ2 のオンの期間だけ閉じ、
スイッチ４はφM のオンの期間だけ、スイッチ１３はφ
M のオフの期間だけ閉じる。ＶS は入力信号（被変調信
号）、ＶO は出力信号であり、クロックφM は変調信号
となる。φ1 ，φ2 はφM の整数倍の周波数であり、か
つ、互いにノンオーバーラップである。２４は各クロッ
クφ1 ，φ2 ，φM を発生するクロック発生回路であ
る。
す。１は演算増幅器、Ｃ1 〜Ｃ4 およびＣA ，ＣB はコ
ンデンサであって、Ｃ1 〜Ｃ4 の各々と、ＣA ＋ＣB と
は同一容量である。２〜２３はスイッチであって、それ
らに添えて示したφ1 ，φ2 ，φM および反転φM （反
転φM とはφM の反転クロックのことである）は図２に
示すような図２に示すようなクロックであり、スイッチ
４および１３を除いた残りのスイッチは、各々に添えて
示したクロックφ1 またはφ2 のオンの期間だけ閉じ、
スイッチ４はφM のオンの期間だけ、スイッチ１３はφ
M のオフの期間だけ閉じる。ＶS は入力信号（被変調信
号）、ＶO は出力信号であり、クロックφM は変調信号
となる。φ1 ，φ2 はφM の整数倍の周波数であり、か
つ、互いにノンオーバーラップである。２４は各クロッ
クφ1 ，φ2 ，φM を発生するクロック発生回路であ
る。
【００１０】なお、上記各スイッチとしては具体的には
トランジスタ等の電子スイッチが適用される。
トランジスタ等の電子スイッチが適用される。
【００１１】図１中の各矢印はアナロググランド（基準
電位）であり、ここでは、スイッチ３，５，８，９，１
２，１４，１７，１８，２１，２２の一端および演算増
幅器１の非反転入力端が基準電位に接続されている。
電位）であり、ここでは、スイッチ３，５，８，９，１
２，１４，１７，１８，２１，２２の一端および演算増
幅器１の非反転入力端が基準電位に接続されている。
【００１２】スイッチ７〜１０およびコンデンサＣ2 は
第１のスイッチトキャパシタ（以下ＳＣ）を、スイッチ
１６〜１９およびコンデンサＣ4 は第２のＳＣを、スイ
ッチ２〜６およびコンデンサＣ1 は第３のＳＣを、スイ
ッチ１１〜１５およびコンデンサＣ3 は第４のＳＣを、
スイッチ２０〜２３およびコンデンサＣB は第５のＳＣ
を各々構成し、第１〜第４のＳＣの一端には入力信号Ｖ
S が共通に入力され、同他端は演算増幅器１の反転入力
端に共通に入力される。第５のＳＣおよびコンデンサＣ
A は演算増幅器１の反転入力端および出力端間に並列に
接続されている。
第１のスイッチトキャパシタ（以下ＳＣ）を、スイッチ
１６〜１９およびコンデンサＣ4 は第２のＳＣを、スイ
ッチ２〜６およびコンデンサＣ1 は第３のＳＣを、スイ
ッチ１１〜１５およびコンデンサＣ3 は第４のＳＣを、
スイッチ２０〜２３およびコンデンサＣB は第５のＳＣ
を各々構成し、第１〜第４のＳＣの一端には入力信号Ｖ
S が共通に入力され、同他端は演算増幅器１の反転入力
端に共通に入力される。第５のＳＣおよびコンデンサＣ
A は演算増幅器１の反転入力端および出力端間に並列に
接続されている。
【００１３】以上のような構成によれば、第１のＳＣは
クロックφ1 のオンによってコンデンサＣ２から放電
し、クロックφ2 のオンによって入力信号ＶS に比例お
よび反転した電荷をコンデンサＣ2から演算増幅器１の
反転入力端に送出し、第２のＳＣはクロックφ1 のオン
によって入力信号ＶS をコンデンサＣ4 に充電し、クロ
ックφ2 のオンによって入力信号ＶS に比例する電荷を
コンデンサＣ4 から演算増幅器１の反転入力端に送出
し、第３のＳＣはクロックφM の反転クロックのオンで
動作し、クロックφ1 のオンによってコンデンサＣ1 か
ら放電し、クロックφ2 のオンによって入力信号ＶS に
比例および反転した電荷をコンデンサＣ1 から演算増幅
器の反転入力端に送出し、第４のＳＣはクロックφM の
オンで動作し、クロックφ1 のオンによって入力信号Ｖ
S をコンデンサＣ3 に充電し、クロックφ2 のオンによ
って入力信号ＶSに比例する電荷をコンデンサＣ3 から
演算増幅器の反転入力端に送出し、第５のＳＣはクロッ
クφ1 のオンによってコンデンサＣB から放電し、クロ
ックφ2 のオンによってコンデンサＣA と共にコンデン
サＣB が演算増幅器１の出力端と反転入力端との間に接
続される。
クロックφ1 のオンによってコンデンサＣ２から放電
し、クロックφ2 のオンによって入力信号ＶS に比例お
よび反転した電荷をコンデンサＣ2から演算増幅器１の
反転入力端に送出し、第２のＳＣはクロックφ1 のオン
によって入力信号ＶS をコンデンサＣ4 に充電し、クロ
ックφ2 のオンによって入力信号ＶS に比例する電荷を
コンデンサＣ4 から演算増幅器１の反転入力端に送出
し、第３のＳＣはクロックφM の反転クロックのオンで
動作し、クロックφ1 のオンによってコンデンサＣ1 か
ら放電し、クロックφ2 のオンによって入力信号ＶS に
比例および反転した電荷をコンデンサＣ1 から演算増幅
器の反転入力端に送出し、第４のＳＣはクロックφM の
オンで動作し、クロックφ1 のオンによって入力信号Ｖ
S をコンデンサＣ3 に充電し、クロックφ2 のオンによ
って入力信号ＶSに比例する電荷をコンデンサＣ3 から
演算増幅器の反転入力端に送出し、第５のＳＣはクロッ
クφ1 のオンによってコンデンサＣB から放電し、クロ
ックφ2 のオンによってコンデンサＣA と共にコンデン
サＣB が演算増幅器１の出力端と反転入力端との間に接
続される。
【００１４】したがって、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ
A ＋ＣB ＝Ｃとすると、φM がオンのとき、φ1 のオン
で入力信号ＶS がコンデンサＣ3 およびＣ4 にのみ充電
され、φ2 のオンで第２および第４のＳＣからはＱ＝２
Ｃ・ＶS の電荷が、第１のＳＣからはＱ′＝−Ｃ・ＶS
の電荷が、各々演算増幅器１の反転入力端において加算
されるので、
A ＋ＣB ＝Ｃとすると、φM がオンのとき、φ1 のオン
で入力信号ＶS がコンデンサＣ3 およびＣ4 にのみ充電
され、φ2 のオンで第２および第４のＳＣからはＱ＝２
Ｃ・ＶS の電荷が、第１のＳＣからはＱ′＝−Ｃ・ＶS
の電荷が、各々演算増幅器１の反転入力端において加算
されるので、
【００１５】
【数１】 VO＝Q ＋ Q′/(CA＋CB）＝（2C・VS−C・VS)/C ＝C・VS／C ＝VS となり、出力信号ＶO にＶS が得られる。
【００１６】また、φM がオフのとき、φ1 のオンで入
力信号ＶS がコンデンサＣ4 にのみ充電され、φ2 のオ
ンで第２のＳＣからはＱ＝Ｃ・ＶS の電荷が、第１およ
び第３のＳＣからはＱ′＝−２Ｃ・ＶS の電荷が、各々
演算増幅器１の反転入力端において加算されるので、
力信号ＶS がコンデンサＣ4 にのみ充電され、φ2 のオ
ンで第２のＳＣからはＱ＝Ｃ・ＶS の電荷が、第１およ
び第３のＳＣからはＱ′＝−２Ｃ・ＶS の電荷が、各々
演算増幅器１の反転入力端において加算されるので、
【００１７】
【数２】 VO＝Q ＋ Q′/(CA＋CB）＝（C・VS−2C・VS)/C＝−C・VS／C ＝−VS となり、出力信号ＶO に−ＶS が得られる。
【００１８】以上から、入力信号ＶS が変調信号φM で
平衡変調された目的とする両側波帯信号が出力信号ＶO
として得られる。そして、演算増幅器は１つであるの
で、ＶS と−ＶS との間に、オフセット電圧の差は生じ
ず、不要な信号が抑えられた出力信号が得られる。
平衡変調された目的とする両側波帯信号が出力信号ＶO
として得られる。そして、演算増幅器は１つであるの
で、ＶS と−ＶS との間に、オフセット電圧の差は生じ
ず、不要な信号が抑えられた出力信号が得られる。
【００１９】図３は本発明の他の実施例を示す。本実施
例は図１に示す実施例におけるスイッチ数を削減したも
のであって、図１におけるスイッチ２，３と７，８とは
同一動作であることから、図３に示すように２つのスイ
ッチ３３，３４として構成することができ、以下同様
に、スイッチ５，６と９，１０をスイッチ３５，３６と
し、スイッチ１１，１２と１６，１７をスイチ３７，３
８とし、スイッチ１４，１５と１８，１９をスイッチ３
９，４０として各々構成する。他の構成は図１に示す構
成と同じである。
例は図１に示す実施例におけるスイッチ数を削減したも
のであって、図１におけるスイッチ２，３と７，８とは
同一動作であることから、図３に示すように２つのスイ
ッチ３３，３４として構成することができ、以下同様
に、スイッチ５，６と９，１０をスイッチ３５，３６と
し、スイッチ１１，１２と１６，１７をスイチ３７，３
８とし、スイッチ１４，１５と１８，１９をスイッチ３
９，４０として各々構成する。他の構成は図１に示す構
成と同じである。
【００２０】以上のような構成においても図１に示す実
施例と同じ動作が得られ、全く同じ効果が得られる。
施例と同じ動作が得られ、全く同じ効果が得られる。
【００２１】
【発明の効果】以上説明したように本発明によれば、簡
単な回路構成でオフセット電圧による不要信号が抑制さ
れた平衡変調出力を得ることができる。
単な回路構成でオフセット電圧による不要信号が抑制さ
れた平衡変調出力を得ることができる。
【図１】本発明実施例の回路図である。
【図２】同実施例の動作タイミングを示す図である。
【図３】本発明の他の実施例の回路図である。
【図４】従来例の回路図である。
【図５】同従来例の入出力信号波形を示す図である。
【符号の説明】 １ 演算増幅器２〜２３ スイッチ ２４ クロック発生回路 Ｃ1 〜Ｃ4 ，ＣA ，ＣB コンデンサ
Claims (1)
- 【請求項１】 入力信号ＶS を変調周波数ｆM で切り換
えて信号ＶS および−ＶS を出力する平衡変調器におい
て、 前記変調周波数ｆM と同一の周波数で第１および第２の
位相を有するクロックφM と、該クロックφM の整数倍
の周波数で互いにノンオーバーラップのクロックφ1 ，
φ2 とを発生させるクロック発生手段と、 演算増幅器と、 前記クロックφ1 のオンによって放電し、前記クロック
φ2 のオンによって前記入力信号ＶS に比例および反転
した電荷を前記演算増幅器の一方入力端に送出する第１
のスイッチトキャパシタと、 前記クロックφ1 のオンによって前記入力信号ＶS を充
電し、前記クロックφ2 のオンによって前記入力信号Ｖ
S に比例する電荷を前記演算増幅器の一方入力端に送出
する第２のスイッチトキャパシタと、 前記クロックφM の第１の位相で動作し、前記クロック
φ1 のオンによって放電し、前記クロックφ2 のオンに
よって前記入力信号ＶS に比例および反転した電荷を前
記演算増幅器の一方入力端に送出する第３のスイッチト
キャパシタと、 前記クロックφM の第２の位相で動作し、前記クロック
φ1 のオンによって前記入力信号ＶS を充電し、前記ク
ロックφ2 のオンによって前記入力信号ＶS に比例する
電荷を前記演算増幅器の一方入力端に送出する第４のス
イッチトキャパシタと、 前記クロックφ1 のオンによって放電し、前記クロック
φ2 のオンによって前記演算増幅器の出力端と一方入力
端との間に接続される第５のスイッチトキャパシタとを
具備することを特徴とする平衡変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522092A JPH06177652A (ja) | 1992-12-04 | 1992-12-04 | 平衡変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32522092A JPH06177652A (ja) | 1992-12-04 | 1992-12-04 | 平衡変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177652A true JPH06177652A (ja) | 1994-06-24 |
Family
ID=18174370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32522092A Withdrawn JPH06177652A (ja) | 1992-12-04 | 1992-12-04 | 平衡変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12107546B1 (en) * | 2023-05-19 | 2024-10-01 | xMEMS Labs, Inc. | Driving circuit producing DSB-SC modulation signal |
-
1992
- 1992-12-04 JP JP32522092A patent/JPH06177652A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12107546B1 (en) * | 2023-05-19 | 2024-10-01 | xMEMS Labs, Inc. | Driving circuit producing DSB-SC modulation signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |