JPH06177708A - ディジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 乗算器の使用個数を従来に比べて半減させた
ディジタルフィルタ回路を提供する 【構成】 単位遅延回路、加算器、乗算器を有するディ
ジタルフィルタ回路において、基準クロックによりシリ
アルに入力されてくるデータの内、連続するデータ毎に
基準クロックの整数分の一の周期のレートのシリアルデ
ータに変換するデータセレクタと、ディジタルフィルタ
回路の伝達特性を得るための係数を基準クロックの該整
数分の一の周期のレートのシリアルデータに変換するた
めの係数セレクタと、基準クロックの該整数倍の速度で
動作をし、データセレクタからのデータと係数セレクタ
からの係数との乗算を行う乗算器と、前記乗算器から出
力された基準クロックの該整数分の一の周期のレートの
シリアルな連続する該整数個のデータを該基準クロック
で位相を合わせて該整数個のパラレルなデータに変換
し、その変換された該整数個のデータの加算器とを具備
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理等に用い
るディジタルフィルタ回路に関する。

【０００２】

【従来の技術】映像信号処理等において、所望の伝達特
性を得るためには、一般的に図３に示すようなディジタ
ルフィルタ回路が用いられている。

【０００３】図３は、８タップのディジタルフィルタ回
路を例示したものである。このディジタルフィルタ回路
は、単位遅延回路を構成するフリップフロップ１〜８、
乗算器１〜２７、加算器４０〜４５を有し、その他にラ
ッチ作用を営むフリップフロップ９〜１６、３０〜３
７、５０、５１、５３を有している。これらのフリップ
フロップは全て基準クロックＣＫ１により同期して動作
する。

【０００４】このディジタルフィルタ回路の伝達関数Ｈ
（ｚ）は、

【０００５】

【数１】

【０００６】で与えられ、式［１］の伝達関数のフィル
タ係数ｈ₁ 〜ｈ₈ が図３のディジタルフィルタ回路の端
子Ｃ〜Ｊにそれぞれ入力される。

【０００７】また、図３において端子Ａはデータ入力Ｄ
ＡＴＡＩＮの入力端子であり、端子Ｂは基準クロックＣ
Ｋ１の入力端子であり、端子Ｋはデータ出力ＯＵＴの出
力端子である。

【０００８】図３において、端子Ａには、基準クロック
ＣＫ１によりサンプリングされるべきＮビットのデータ
が並列に入力され、基準クロックＣＫ１のクロックパル
スが立ち上がるごとに、入力データはフリップフロップ
１〜８により順次取り込まれて行く。

【０００９】今、ある時間でのフリップフロップ１〜８
に取り込まれたサンプリングデータをそれぞれＹ１〜Ｙ
８とすると、これらのサンプリングデータは図示するよ
うに乗算器２０〜２７のデータ入力部へそれぞれ入力さ
れる。

【００１０】また、端子Ｃ〜Ｊには、フリップフロップ
１〜８のデータのサンプリング点において、伝達特性が
所望となる特性に最適なｍビットのフィルタ係数ｈ₁ 〜
ｈ₈が供給され、基準クロックＣＫ１で駆動するフリッ
プフロップ９〜１６によってフィルタ係数ｈ₁ 〜ｈ₈ が
それぞれ１度ラッチされた後、図示するように乗算器２
０〜２７の係数入力端子にそれぞれ入力される。そし
て、乗算器２０〜２７の乗算出力データは、基準クロッ
クＣＫ１で駆動するフリップフロップ３０〜３７により
それぞれ１度ラッチされる。

【００１１】加算器４０、４１、４４によりフリップフ
ロップ３０〜３３に取り込まれたデータの加算が行わ
れ、加算器４２、４３、４５によりフリップフロップ３
４〜３７に取り込まれたデータの加算が行われる。加算
器４４の出力は基準クロックＣＫ１で駆動するフリップ
フロップ５０によって、加算器４５の出力はＣＫ１で駆
動するフリップフロップ５１によってそれぞれ取り込ま
れ、タイミング調整が行われる。

【００１２】フリップフロップ５０の出力とフリップフ
ロップ５１の出力との加算が加算器５２により行われた
後、ＣＫ１で駆動するフリップフロップ５３によりラッ
チされ、出力端子ＫにＯＵＴ信号として、フィルタリン
グされた結果が出力される。

【００１３】

【発明が解決しようとする問題点】上述した回路構成に
おいては、ディジタルフィルタ回路のタップ数が増加す
ることにより、論理ゲートが最も多く必要とされる乗算
器もタップ数と同じ数量必要になり、この乗算器の使用
個数の多さが、ＬＳＩ化する際の大きな妨げとなってい
た。

【００１４】本発明の目的は、乗算器の使用個数を従来
に比べて減少させたディジタルフィルタ回路を提供する
ことにある。

【００１５】

【発明を解決するための手段】本発明によれば、前記目
的は、単位遅延回路、加算器、乗算器を有するディジタ
ルフィルタ回路において、基準クロックによりシリアル
に入力されてくるデータの内、連続するデータ毎に基準
クロックの整数分の一の周期のレートのシリアルデータ
に変換するデータセレクタと、ディジタルフィルタ回路
の伝達特性を得るための係数を基準クロックの該整数分
の一の周期のレートのシリアルデータに変換するための
係数セレクタと、基準クロックの該整数倍の速度で動作
をし、データセレクタからのデータと係数セレクタから
の係数との乗算を行う乗算器と、前記乗算器から出力さ
れた基準クロックの該整数分の一の周期のレートのシリ
アルな連続する該整数個のデータを該基準クロックで位
相を合わせて該整数個のパラレルなデータに変換し、そ
の変換された該整数個のデータの加算器とを具備してな
るディジタルフィルタ回路によって達成される。

【００１６】

【作用】本発明によれば、ディジタルフィルタ処理に使
用する乗算器をシステム基準クロックの例えば２倍のよ
うな高速で動作させて、乗算器の使用個数を半減させ
る。

【００１７】

【実施例】以下、本発明の実施例を図１ａ及びｂの回路
図、及び図２のタイミングチャートを用いて説明する。

【００１８】端子記号において、従来例と重複する所は
同じ記号を割り当てている。

【００１９】図１ａ及びｂは、８タップのディジタルフ
ィルタ回路を示したものである。

【００２０】この８タップのディジタルフィルタ回路は
図１ａ及び図１ｂに分割して示されている。

【００２１】このディジタルフィルタ回路は、単位遅延
回路を構成するフリップフロップ６０〜６７、乗算器７
８等、加算器８３〜８７を有し、その他にラッチ作用を
営むフリップフロップ７２、７３、７６、７７、８４、
８８等、データセレクタ６８等、係数セレクタ７４等、
排他的論理和回路７５等、２段シフトレジスタ７９等、
直列−並列変換回路を構成するフリップフロップ８０、
８１、インバータ８２等を有している。これらのフリッ
プフロップのうち、７２、７３、８０、８４、８８はＣ
Ｋ１により同期し、フリップフロップ８１は、バーＣＫ
１により、そしてフリップフロップ７６、７７、７９は
ＣＫ２により同期している。

【００２２】図１ａ及びｂにおいて、端子Ａには基準ク
ロックＣＫ１によってサンプリングされるべき一例とし
て１０ビットのデータが並列に入力され、基準クロック
ＣＫ１のクロックパルスが立ち上がるごとに、入力デー
タがこのフリップフロップによって順次取り込まれてい
く。なお、フリップフロップ１〜８は、それぞれ入力デ
ータの符号ビット長に対応した１０個のフリップフロッ
プによって構成され、各フリップフロップ１〜８はこの
例の入力データのビット長である１０ビットを並列に取
り込み、そして取り込んだ内容を並列に出力するものと
する。

【００２３】端子Ｃ〜Ｊには式［１］で与えられるフィ
ルタ係数ｈ₁ 〜ｈ₈ が入力される。フィルタ係数ｈ₁ 〜
ｈ₈ はそれぞれ一例として６ビットのビット長を有す
る。

【００２４】６８はデータセレクタであり、フリップフ
ロップ６０に取り込まれた１０ビットの入力データＹ１
がＡ入力端子に並列に入力され、フリップフロップ６１
に取り込まれた１０ビットの入力データＹ２がＢ入力端
子に並列に入力される。データセレクタ６８のセレクト
信号入力端子Ｓには基準クロック信号が供給されてお
り、セレクト信号入力端子ＳがＬレベルの時はＡ入力端
子の信号が、出力端子Ｙから並列に出力され、セレクト
信号入力端子ＳがＨレベルの時はＢ入力端子の信号が、
出力端子Ｙから並列に出力される。これによりデータセ
レクタ６８は、入力データＹ１及び入力データＹ２を交
互に選択して、シリアルデータに変換して出力する。

【００２５】フリップフロップ６２に取り込まれた入力
データＹ３とフリップフロップ６３に取り込まれた入力
データＹ４、フリップフロップ６４に取り込まれた入力
データＹ５とフリップフロップ６５に取り込まれた入力
データＹ６、フリップフロップ６６に取り込まれた入力
データＹ７とフリップフロップ６７に取り込まれた入力
データＹ８に対してもそれぞれデータセレクタ６９、７
０、７１が割り当てられていて、これらも同様に動作す
る。

【００２６】以下、フリップフロップ６０に取り込まれ
た入力データＹ１とフリップフロップ６１に取り込まれ
た入力データＹ２に関係するところについてのみ説明
し、入力データＹ３と入力データＹ４，入力データＹ５
と入力データＹ６、入力データＹ７と入力データＹ８の
処理については入力データＹ１と入力データＹ２の部分
と同様なので、説明を省略する。

【００２７】７７はフリップフロップであり、基準クロ
ックＣＫ１の１／２の周期のクロック即ち２倍の速さの
クロックＣＫ２で駆動されており、基準クロックの１周
期で２つの入力データを乗算器７８に送るようになって
いる。なお、フリップフロップ７７は、入力データの符
号ビット長に対応した１０個のフリップフロップによっ
て構成されている。

【００２８】７２、７３はフィルタ係数ｈ₁ 、フィルタ
係数ｈ₂ をラッチするためのフリップフロップである。
なお、フリップフロップ７２、７３は、フィルタ係数の
ビット長に対応した６個のフリップフロップによって構
成されている。

【００２９】７４は係数セレクタであり、フリップフロ
ップ７２に取り込まれたフィルタ係数ｈ₁ とフリップフ
ロップ７３に取り込まれたフィルタ係数ｈ₂ とが並列に
入力され、これらを交互に選択して、各桁毎にビットを
シリアルデータに変換して出力する。

【００３０】７６はフリップフロップであり、基準クロ
ックＣＫ１の１／２の周期のクロックＣＫ２で駆動され
ており、基準クロックＣＫ１の１周期で２つのフィルタ
係数を乗算器７８にシリアルに送るようになっている。

【００３１】７５は排他的論理和回路で、基準クロック
ＣＫ１と位相制御信号ＳＳとの排他的論理和をとって、
後に述べる係数セレクタ７４の位相制御を行う。一例と
して位相制御信号はローレベル即ち信号０であって、基
準クロックＣＫ１を反転させることなくそのまま通過さ
せる。

【００３２】７８は乗算器であって、基準クロックの２
倍の速度で動作し、フリップフロップ７７から供給され
る入力デ−タＭＰＩとフリップフロップ７６から供給さ
れるフィルタ係数との乗算を行う。一例として、１０ビ
ット長の入力データと６ビット長のフィルタ係数との乗
算を行い、乗算結果である１６ビットの下位４ビットを
切り捨てた１２ビットの乗算結果をシリアルに出力す
る。

【００３３】７９は２段シフトレジスタであり、乗算器
７８から送られてくる乗算結果をシリアルに取り込む。

【００３４】フリップフロップ８０、フリップフロップ
８１、インバータ８２は基準クロックＣＫ１で制御し
て、２段シフトレジスターから送られてくるシリアルデ
ータを各ビット毎にパラレルデータに変換する回路であ
る。

【００３５】加算器８３はフリップフロップ８０から送
られてくる１２ビットのデータＹ１Ａとフリップフロッ
プ８１から送られてくる１２ビットのデータＹ２Ａとの
加算を以下で説明するタイミングで行う。

【００３６】フリップフロップ８４は、加算器８３の加
算結果を基準クロックＣＫ１の立ち上がりのタイミング
で取り込む。

【００３７】以下、本発明の実施例の動作について図２
を参照しながら説明する。

【００３８】図２において、ＤＡＴＡＩＮは端子Ａから
入力される入力データを表す。

【００３９】ＣＫ１は、端子Ｂから入力される基準クロ
ックの波形を表す。

【００４０】ＣＫ２は、端子Ｙから入力される基準クロ
ックの波形の１／２の周期を有するクロックの波形を表
す。

【００４１】ＭＰＩは、フリップフロップ７７から乗算
器７８に入力されるデータである。Ｙ１０、Ｙ１１、Ｙ
１２、Ｙ１３、Ｙ１４などのＹ１ｉ（ｉは整数）で表さ
れる記号は、フリップフロップ６０から供給されるデー
タＹ１の個々のデータを示しＹ２０、Ｙ２１、Ｙ２２、
Ｙ２３、Ｙ２４などのＹ２ｊ（ｊは整数）で表される記
号は、フリップフロップ６１から供給されるデータＹ２
の個々のデータを示す。 これらのデータは、基準クロ
ックＣＫ１の１／２の周期のクロックＣＫ２のクロック
の立ち上がりによって、交互に乗算器７８に出力され
る。

【００４２】ＫＩは、フリップフロップ７６から乗算器
７８に入力されるデータで、ｈ₁ は端子Ｃから入力され
る式［１］のフィルタ係数ｈ₁ であり、ｈ₂ は端子Ｄか
ら入力される式［１］のフィルタ係数ｈ₂ である。これ
らのデータも、基準クロックの１／２の周期のクロック
ＣＫ２のクロックの立ち上がりによって、交互に乗算器
７８に出力される。

【００４３】バーＣＫ１は、基準クロックＣＫ１の反転
波形であり、基準クロックＣＫ１がインバータ８２によ
って反転された後、フリップフロップ８１に供給され
る。

【００４４】Ｙ１Ａは、フリップフロップ８０から出力
されるデータであり、Ｙ１Ａ０，Ｙ１Ａ１、Ｙ１Ａ２な
どの記号は、フリップフロップ６０から供給される入力
データＹ１と端子Ｃから入力される式［１］のフィルタ
係数ｈ₁ との積を表しており加算器８３に出力される。

【００４５】Ｙ２Ａは、フリップフロップ８１から出力
されるデータであり、Ｙ２Ａ０，Ｙ２Ａ１、Ｙ２Ａ２な
どの記号は、フリップフロップ６１から供給されるデー
タＹ２と端子Ｄから入力される式［１］のフィルタ係数
ｈ₂ との積を表しており、加算器８３に出力される。

【００４６】ＦＯ１は、フリップフロップ８４から出力
されるデータで、Ｙ１ＡのデータとＹ２Ａのデータの和
である。

【００４７】入力端子Ａには、Ｎビット長のデータがシ
リアルに入力され、基準クロックＣＫ１が立ち上がるご
とにこれらのデータは、フリップフロップ６０〜６７に
よりサンプリングされ、このディジタルフィルタ回路に
取り込まれる。

【００４８】そして、入力端子Ｙには、基準クロックと
位相が合い、かつ周期がＣＫ１の１／２であるクロック
ＣＫ２が供給されている。

【００４９】今、ある基準クロックＣＫ１の立ち上がり
でのフリップフロップ６０〜６７のサンプリングデータ
Ｙ１〜Ｙ８のうちＹ１とＹ２のサンプリングデータにつ
いて説明すると、サンプリングされたデータＹ１はデー
タセレクタ６８のＢ入力端子へ、Ｙ２は同じデータセレ
クタ６８のＡ入力端子へそれぞれ供給される。

【００５０】また、データセレクタ６８のセレクト信号
入力端子Ｓには基準クロックＣＫ１が供給されている。

【００５１】ＣＫ１がＨレベルの時、データセレクタの
機能により、データセレクタ６８の出力には、Ｙ１のデ
ータが出力され、ＣＫ２で駆動するフリップフロップ７
７のデータ入力端子へ供給される。ＣＫ１がＬレベルの
時、データセレクタの機能により、データセレクタ６８
の出力には、Ｙ２のデータが出力され、ＣＫ２で駆動す
るフリップフロップ７７のデータ入力端子へ供給され
る。

【００５２】ＣＫ１がＨレベルの時、ＣＫ２の立ち上が
りにより、Ｙ１のデータがラッチされ、フリップフロッ
プ７７の出力ＭＰＩにはＹ１のデータＹ１０が出力され
る。一方、フリップフロップ６０〜６７の各サンプリン
グ点において［１］式の伝達関数の伝達特性が最適なフ
ィルタ係数ｈ₁ 〜ｈ₈ のうち、これもフィルタ係数
ｈ₁ 、フィルタ係数ｈ₂ について説明すると、入力端子
Ｃ，Ｄより入力されるフィルタ係数ｈ₁ 、フィルタ係数
ｈ₂ はそれぞれＣＫ１で駆動するフリップフロップ７
２、フリップフロップ７３に接続され、基準クロックＣ
Ｋ１が立ち上がる毎にディジタルフィルタ回路へ取り込
まれる。

【００５３】そして、フリップフロップ７２の出力はデ
ータセレクタ７４のＢ入力端子へ、フリップフロップ７
３の出力はデータセレクタ７４のＡ入力端子へそれぞれ
供給される。

【００５４】また、データセレクタ７４のセレクト信号
入力端子Ｓには、入力端子Ｘより供給される位相制御信
号ＳＳとＣＫ１とで排他的論理和をとった出力（イクス
クルーシブＯＲ７５）が入力され、この信号により入力
データＹ１〜Ｙ８とフィルタ係数ｈ₁ 〜ｈ₈ の位相制御
を行う。

【００５５】この位相制御信号ＳＳは、ＭＰＩの信号Ｙ
１０に対してはＫＩの信号ｈ₁ が掛け合わされ、ＭＰＩ
の信号Ｙ２０に対してはＫＩの信号ｈ₂ が掛け合わされ
るようにするもので、フリップフロップ７７から入力デ
ータＹ１が出力されるタイミングでは、フリップフロッ
プ７６からフィルタ係数ｈ₁ が出力され、フリップフロ
ップ７７から入力データＹ２が出力されるタイミングで
は、フリップフロップ７６からフィルタ係数ｈ₂ が出力
されるように、あらかじめＬレベル又はＨレベルに固定
しておく。

【００５６】図２のタイミングチャートに従うと、基準
クロックＣＫ１がＨレベルの時、データＹ１のフィルタ
係数ｈ₁ がデータセレクタ６８の出力となり、基準クロ
ックの１／２の周期のクロックＣＫ２で駆動するフリッ
プフロップ７６のデータ入力端子に供給され、ＭＰＩに
Ｙ１０が出力されるのと同じ基準クロックの１／２の周
期のクロックＣＫ２の立ち上がりにより、フリップフロ
ップ７６の出力ＫＩにはフィルタ係数ｈ₁ が出力され
る。

【００５７】そして、乗算器７８によりＹ１０とフィル
タ係数ｈ₁ の乗算が行われ、その出力結果がタイミング
調整のための基準クロックの１／２の周期のクロックＣ
Ｋ２で駆動する２段のシフトレジスタ７９を通過して
後、基準クロックＣＫ１の立ち上がりで駆動するフリッ
プフロップ８０のデータ入力端子に供給され、基準クロ
ックＣＫ１の立ち上がりによりフリップフロップ８０の
出力Ｙ１Ａには、Ｙ１０とフィルタ係数ｈ₁ の乗算結果
であるＹ１Ａ０が出力される。次に、基準クロックＣＫ
１がＬレベルの時、データセレクタ６８の出力にはＹ２
のデータが出力され、次のＣＫ２の立ち上がりにより、
フリップフロップ７７の出力ＭＰＩにはＹ２のデータで
あるＹ２０が出力される。（図２のＭＰＩ参照） 一方、フィルタ係数の方は、基準クロックＣＫ１がＬレ
ベルの時、データセレクタ７４の出力にはフィルター係
数ｈ₂ が出力されＭＰＩにＹ２０が出力されるのと同じ
基準クロックの１／２の周期のクロックＣＫ２の立ち上
がりにより、フリップフロップ７６の出力ＫＩにはフィ
ルタ係数ｈ₂ が出力される。（図２のＫＩ参照） そして、乗算器７８により、Ｙ２０とフィルタ係数ｈ₂
との乗算が行われ、その出力結果が２段のシフトレジス
タ７９を通過して後、基準クロックＣＫ１の立ち下がり
で駆動するフリップフロップ８１のデータ入力端子に供
給され、基準クロックＣＫ１の立ち下がりにより、フリ
ップフロップ８１の出力Ｙ２ＡにはＹ２０とフィルタ係
数ｈ₂ の乗算結果であるＹ２Ａ０が出力される。

【００５８】上記動作により加算器８３には、Ｙ１Ａ０
＋Ｙ２Ａ０の加算が行われ、この加算結果の出力は、基
準クロックＣＫ１で駆動するフリップフロップ８４のデ
ータ入力端子に接続され、フリップフロップ８０にＹ１
Ａ０が出力された次の基準クロックＣＫ１の立ち上がり
によりフリップフロップ８４の出力ＦＯ１にはＹ１Ａ０
＋Ｙ２Ａ０の加算結果が出力される。

【００５９】また、同じタイミングで入力データＹ３と
入力データＹ４，入力データＹ５と入力データＹ６，入
力データＹ７と入力データＹ８についても同様の処理が
行われ、加算器８５〜８７によりこれらすべての結果の
加算を行い、ＦＯ１にＹ１Ａ０＋Ｙ２Ａ０が出力された
次の基準クロックＣＫ１の立ち上がりで、フリップフロ
ップ８８の出力端子Ｋには、ＯＵＴ信号としてフィルタ
の最終加算結果が出力され、従来の回路と出力される遅
延量が若干異なるが、出力結果は同じとなる。ところ
で、加算器８３の加算において、図２のタイミングチャ
ートでは、基準クロックＣＫ１が立ち上がる時に、加算
器８３によるＹ１Ａ０＋Ｙ２Ａ０の出力がフリップフロ
ップ８４に取り込まれるとともに、加算器８３からはＹ
１の次のデータであるＹ１１とフィルタ係数ｈ₁ との乗
算出力であるＹ１Ａ１とＹ２Ａ０との加算が出力される
が、加算器８３からこのＹ１Ａ１＋Ｙ２Ａ０が出力され
ているときは、基準クロックＣＫ１が立ち上がることは
ない。

【００６０】従って、このＹ１Ａ１＋Ｙ２Ａ０の加算器
８３からの出力はフリップフロップ８４（基準クロック
ＣＫ１で駆動されている。）に取り込まれないので、Ｆ
Ｏ１にはＹ１Ａ１＋Ｙ２Ａ０の加算結果は出力されず、
誤動作が生じることはない。なお、例えば９タップを持
つディジタルフィルタ回路の場合には、基準クロックの
３倍のクロックで動作する乗算器を３個設け、９個の単
位遅延素子であるフリップフロップに取り込まれた入力
データを連続して３つづつ取り出して、シリアルデータ
に変換し、これまた３個づつのシリアルデータに変換さ
れたフィルタ係数と乗算を行い、乗算結果をパラレルデ
ータに変換した後に３入力加算器で加算して、所望の伝
達特性を有する出力を取り出すこともできる。

【００６１】

【発明の効果】本発明によれば、フィルタ処理に使用す
る乗算器をシステム基準クロックの例えば２倍の速度で
動作させることにより、ディジタルフィルタ回路におい
て最も多くの論理ゲートを要していた乗算器の使用個数
を半減させることができるため規模が縮小化でき、ＬＳ
Ｉ化に際して高集積化が可能になり、フィルタのタップ
数が多くなればなるほど効果は絶大なものとなる。

【図面の簡単な説明】

【図１ａ】本発明に係るディジタルフィルタ回路の実施
例を示す回路図の部分図である。

【図１ｂ】本発明に係るディジタルフィルタ回路の実施
例を示す回路図の部分図である。

【図２】図１の回路動作を示すタイミングチャート図で
ある。

【図３】従来のディジタルフィルタの回路図である。

【符号の説明】

１〜１６、３０〜３７、５０、５１、５３、６０〜６
７、７２、７３、７６、７７、８０、８１、８４、８８
フリップフロップ ７９ ２段シフトレジスタ ２０〜２７、７８ 乗算器 ４０〜４５、５２、８３、８５、８６、８７ 加算器 ６８〜７１、７４ データセレクタ ７５ イクスクルーシブＯＲ ８２ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 単位遅延回路、加算器、乗算器を有する
   ディジタルフィルタ回路において、基準クロックにより
   シリアルに入力されてくるデータの内、連続するデータ
   毎に基準クロックの整数分の一の周期のレートのシリア
   ルデータに変換するデータセレクタと、ディジタルフィ
   ルタ回路の伝達特性を得るための係数を基準クロックの
   該整数分の一の周期のレートのシリアルデータに変換す
   るための係数セレクタと、基準クロックの該整数倍の速
   度で動作をし、データセレクタからのデータと係数セレ
   クタからの係数との乗算を行う乗算器と、前記乗算器か
   ら出力された基準クロックの該整数分の一の周期のレー
   トのシリアルな連続する該整数個のデータを該基準クロ
   ックで位相を合わせて該整数個のパラレルなデータに変
   換し、その変換された該整数個のデータの加算器とを具
   備してなるディジタルフィルタ回路。