JPH0618210B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH0618210B2 JPH0618210B2 JP2340417A JP34041790A JPH0618210B2 JP H0618210 B2 JPH0618210 B2 JP H0618210B2 JP 2340417 A JP2340417 A JP 2340417A JP 34041790 A JP34041790 A JP 34041790A JP H0618210 B2 JPH0618210 B2 JP H0618210B2
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- layer
- emitter
- impurity concentration
- base
- base layer
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、エミッタ・ベース接合にヘテロ接合を用いた
バイポーラトランジスタに関する。
バイポーラトランジスタに関する。
従来のバイポーラトランジスタは、エミッタ、ベースお
よびコレクタの各層に同一半導体材料を用いたnpn 又は
pnp 構造となっている。この場合、エミッタ接合、コレ
クタ接合共にホモ接合である。
よびコレクタの各層に同一半導体材料を用いたnpn 又は
pnp 構造となっている。この場合、エミッタ接合、コレ
クタ接合共にホモ接合である。
最近、エミッタ接合、コレクタ接合の一方又は両方をヘ
テロ接合としたバイポーラトランジスタが注目され、研
究開発の対象となりつつある。ヘテロ接合バイポーラト
ランジスタのひとつの利点は、エミッタ層をベース層よ
りバンドギャップの広い半導体材料で構成することによ
り、エミッタ注入効率を高めることができることにあ
る。エミッタ層とベース層のバンドギャップの差によ
り、エミッタ接合に順方向バイアスしたときにエミッタ
からベースへのキャリア注入が容易におこるのに対し、
ベースからエミッタへのキャリア注入が抑制されるから
である。従って通常のホモ接合バイポーラトランジスタ
に比べて高い電流利得を得ることができる。
テロ接合としたバイポーラトランジスタが注目され、研
究開発の対象となりつつある。ヘテロ接合バイポーラト
ランジスタのひとつの利点は、エミッタ層をベース層よ
りバンドギャップの広い半導体材料で構成することによ
り、エミッタ注入効率を高めることができることにあ
る。エミッタ層とベース層のバンドギャップの差によ
り、エミッタ接合に順方向バイアスしたときにエミッタ
からベースへのキャリア注入が容易におこるのに対し、
ベースからエミッタへのキャリア注入が抑制されるから
である。従って通常のホモ接合バイポーラトランジスタ
に比べて高い電流利得を得ることができる。
このようなヘテロ接合バイポーラトランジスタは、その
基本概念は古くから知られており、最近においてもいく
つかの発表例がある。エミッタ接合にヘテロ接合を用い
た場合の従来の基本構造を示すと第１図の如くである。
図はGaAs-GaAlAs系を用いた例で、ｎ＋型GaAs基板１を
用い、この上にｎ型GaAsコレクタ層２、ｐ型GaAsベース
層３、ｎ型Ga1-xAlxAsエミッタ層４を順次積層した構造
となっている。５はコレクタ電極、６はベース電極、７
はエミッタ電極である。エミッタ層４は、エミッタ電極
７側を高不純物濃度（ｎ＋）の第一エミッタ層４１によ
り構成し、ベース層３側をこれより低不純物濃度
（ｎ−）の第二エミッタ層４２により構成している。従
来発表されている多くのものは、第二エミッタ層４２に
十分な厚みを持たせている点で共通している。このよう
に、エミッタ層を高不純物濃度層と低不純物濃度の二層
構造とし、かつ低不純物濃度の第二エミッタ層の厚みを
十分大きくする理由は、エミッタ接合容量ＣJEを小さく
してスイッチング速度の向上を図るためであるとされて
いる（例えば、H.Kroemer，“Heterostrructure Bipola
r Transistors and Itegrated Circuits”，Proc.IEEE、
Vol. 70, No.1, pp. 13-25, January1982）。事実、不
純物濃度が接合面を境として大幅に異なる片側階段接合
において、低不純物濃度層の厚みが十分大きい場合、そ
の接合容量ＣJEが低不純物濃度層の不純物濃度ＮＥを用
いて ＣJE∝ＮＥ 1/2 と表わされることは周知のとおりである。
基本概念は古くから知られており、最近においてもいく
つかの発表例がある。エミッタ接合にヘテロ接合を用い
た場合の従来の基本構造を示すと第１図の如くである。
図はGaAs-GaAlAs系を用いた例で、ｎ＋型GaAs基板１を
用い、この上にｎ型GaAsコレクタ層２、ｐ型GaAsベース
層３、ｎ型Ga1-xAlxAsエミッタ層４を順次積層した構造
となっている。５はコレクタ電極、６はベース電極、７
はエミッタ電極である。エミッタ層４は、エミッタ電極
７側を高不純物濃度（ｎ＋）の第一エミッタ層４１によ
り構成し、ベース層３側をこれより低不純物濃度
（ｎ−）の第二エミッタ層４２により構成している。従
来発表されている多くのものは、第二エミッタ層４２に
十分な厚みを持たせている点で共通している。このよう
に、エミッタ層を高不純物濃度層と低不純物濃度の二層
構造とし、かつ低不純物濃度の第二エミッタ層の厚みを
十分大きくする理由は、エミッタ接合容量ＣJEを小さく
してスイッチング速度の向上を図るためであるとされて
いる（例えば、H.Kroemer，“Heterostrructure Bipola
r Transistors and Itegrated Circuits”，Proc.IEEE、
Vol. 70, No.1, pp. 13-25, January1982）。事実、不
純物濃度が接合面を境として大幅に異なる片側階段接合
において、低不純物濃度層の厚みが十分大きい場合、そ
の接合容量ＣJEが低不純物濃度層の不純物濃度ＮＥを用
いて ＣJE∝ＮＥ 1/2 と表わされることは周知のとおりである。
ここで以下の議論を明確にするため、トランジスタのス
イッチング速度という概念を明確にしておく。一般にト
ランジスタのスイッチング動作にはターンオンとターン
オフとがあり、ターンオン時間ｔonとターンオフ時間ｔ
off を平均した伝播遅延時間ｔpdをスイッチング速度の
基準とする。ターンオン時間ｔonは出力電流が０％から
５０％まで立上る時間、ターンオフ時間ｔoff は出力電
流が１００％から５０％まで降下する時間とする。以上
の関係を第２図に示す。
イッチング速度という概念を明確にしておく。一般にト
ランジスタのスイッチング動作にはターンオンとターン
オフとがあり、ターンオン時間ｔonとターンオフ時間ｔ
off を平均した伝播遅延時間ｔpdをスイッチング速度の
基準とする。ターンオン時間ｔonは出力電流が０％から
５０％まで立上る時間、ターンオフ時間ｔoff は出力電
流が１００％から５０％まで降下する時間とする。以上
の関係を第２図に示す。
本発明者らはこの程、第１図に示すようなヘテロ接合バ
イポーラトランジスタについて、各層の厚み、不純物濃
度とスイッチング速度の関係を数値解析モデルにより詳
細に検討した（例えば、倉田、「バイポーラトランジス
タの動作理論」昭和５５年近代科学社、M.Kurata，“Nu
merical Analysis for Semiconductor Devices”，198
2, Lexington Books D.C.Heath and Company.等）。そ
の結果、従来説とは相反する結論が得られた。即ち数値
解析モデルによれば、従来例のように低不純物濃度の厚
い第二エミッタ層をもつトランジスタ（以下タイプＡと
呼ぶ）のスイッチング速度は、このような第二エミッタ
層をもたずエミッタが高不純物濃度層一層のみからなる
トランジスタ（以下タイプＢと呼ぶ）のそれに比べて大
幅に劣っている。その解析結果を第１表に示す。
イポーラトランジスタについて、各層の厚み、不純物濃
度とスイッチング速度の関係を数値解析モデルにより詳
細に検討した（例えば、倉田、「バイポーラトランジス
タの動作理論」昭和５５年近代科学社、M.Kurata，“Nu
merical Analysis for Semiconductor Devices”，198
2, Lexington Books D.C.Heath and Company.等）。そ
の結果、従来説とは相反する結論が得られた。即ち数値
解析モデルによれば、従来例のように低不純物濃度の厚
い第二エミッタ層をもつトランジスタ（以下タイプＡと
呼ぶ）のスイッチング速度は、このような第二エミッタ
層をもたずエミッタが高不純物濃度層一層のみからなる
トランジスタ（以下タイプＢと呼ぶ）のそれに比べて大
幅に劣っている。その解析結果を第１表に示す。
この数値解析に与えた条件は、第３図の回路において、
コレクタ電源ＥＣ＝２〔Ｖ〕、負荷抵抗ＲＬ＝２００
〔Ω〕、トランジスタＱをオフにする入力信号電圧Ｖ
off ＝０．５〔Ｖ〕、オンにする入力信号電圧Ｖonは表
に示す値である。またタイプＡでは、第二エミッタ層が
不純物濃度ＮＥ＝３×１０16cm-3、その厚みω＝１μｍ
である。第１表のＪＥ，ＪＣはそれぞれエミッタ、コレ
クタの電流密度である。
コレクタ電源ＥＣ＝２〔Ｖ〕、負荷抵抗ＲＬ＝２００
〔Ω〕、トランジスタＱをオフにする入力信号電圧Ｖ
off ＝０．５〔Ｖ〕、オンにする入力信号電圧Ｖonは表
に示す値である。またタイプＡでは、第二エミッタ層が
不純物濃度ＮＥ＝３×１０16cm-3、その厚みω＝１μｍ
である。第１表のＪＥ，ＪＣはそれぞれエミッタ、コレ
クタの電流密度である。
このように従来の常識と相反する結果となった理由は次
のとおりである。一般にバイポーラトランジスタを高速
でスイッチング動作させるには、エミッタ、コレクタ各
電流密度を１０３〜１０４Ａ／cm2ないしこれ以上の値
に設定する必要がある。このことはバイポーラ論理集積
回路の実例や数値解析モデルを用いた解析結果から明ら
かである。タイプＡのように低不純物濃度の厚い第二エ
ミッタ層をもつ場合、タイプＢに比べてエミッタからベ
ースへのキャリア供給能力が低いため、所定のエミッタ
およびコレクタ電流密度を得るためには、エミッタ・ベ
ース間接合に深い順方向バイアス電圧を印加しなければ
ならない。このような動作条件では、上記の厚い第二エ
ミッタ層およびコレクタ層に過剰キャリアが蓄積され、
ターンオフ時間が増大して伝播遅延時間が増大する結果
となるのである。
のとおりである。一般にバイポーラトランジスタを高速
でスイッチング動作させるには、エミッタ、コレクタ各
電流密度を１０３〜１０４Ａ／cm2ないしこれ以上の値
に設定する必要がある。このことはバイポーラ論理集積
回路の実例や数値解析モデルを用いた解析結果から明ら
かである。タイプＡのように低不純物濃度の厚い第二エ
ミッタ層をもつ場合、タイプＢに比べてエミッタからベ
ースへのキャリア供給能力が低いため、所定のエミッタ
およびコレクタ電流密度を得るためには、エミッタ・ベ
ース間接合に深い順方向バイアス電圧を印加しなければ
ならない。このような動作条件では、上記の厚い第二エ
ミッタ層およびコレクタ層に過剰キャリアが蓄積され、
ターンオフ時間が増大して伝播遅延時間が増大する結果
となるのである。
以上の結果を要約すれば、エミッタ接合容量ＣJEはタイ
プＡの方がタイプＢより小さいにも拘らず、スイッチン
グ速度はタイプＢの方が優れているということである。
これは、トランジスタのスイッチング速度を決める要因
として、エミッタ接合容量ＣJEだけでなく、全エミッタ
容量ＣＥ＝ＣJE＋ＣDEを考慮しなけれならないことを意
味する。ＣDEは過剰キャリア蓄積量によって決まるエミ
ッタ拡散容量として知られているものである。そして従
来のヘテロ接合バイポーラトランジスタでは、低不純物
濃度の厚い第二エミッタ層を設けているためにＣDEがＣ
JEに比べてはるかに大きく、ＣJEを小さくしたことによ
るスイッチング速度への影響がＣDEのそれにかくれて全
く観測されないのである。
プＡの方がタイプＢより小さいにも拘らず、スイッチン
グ速度はタイプＢの方が優れているということである。
これは、トランジスタのスイッチング速度を決める要因
として、エミッタ接合容量ＣJEだけでなく、全エミッタ
容量ＣＥ＝ＣJE＋ＣDEを考慮しなけれならないことを意
味する。ＣDEは過剰キャリア蓄積量によって決まるエミ
ッタ拡散容量として知られているものである。そして従
来のヘテロ接合バイポーラトランジスタでは、低不純物
濃度の厚い第二エミッタ層を設けているためにＣDEがＣ
JEに比べてはるかに大きく、ＣJEを小さくしたことによ
るスイッチング速度への影響がＣDEのそれにかくれて全
く観測されないのである。
以上により、スイッチング速度の点ではタイプＡよりも
タイプＢを採用した方が有利であることが明らかとなっ
た。ところが、タイプＢは高不純物濃度のエミッタ層が
直接ベース層と接合を形成しているため、エミッタ接合
の降服電圧が非常に低いという難点がある。通常のｐｎ
接合での降服の主要因はアバランシェ現象であるが、ア
ドランシェ現象を回避できたとしてもトンネル効果によ
る降服がある。特にヘテロ接合の場合、トンネル効果に
基づく電流はキャリアのバンド間直接遷移により決まる
成分に加えて、ヘテロ接合界面に多数存在する界面準位
により支配される成分が多い。このため実際のトンネル
電流は単純な理論値よりはるかに大きくなることが珍ら
しくなく、エミッタ接合耐圧が非常に小さいものとなっ
てしまう。
タイプＢを採用した方が有利であることが明らかとなっ
た。ところが、タイプＢは高不純物濃度のエミッタ層が
直接ベース層と接合を形成しているため、エミッタ接合
の降服電圧が非常に低いという難点がある。通常のｐｎ
接合での降服の主要因はアバランシェ現象であるが、ア
ドランシェ現象を回避できたとしてもトンネル効果によ
る降服がある。特にヘテロ接合の場合、トンネル効果に
基づく電流はキャリアのバンド間直接遷移により決まる
成分に加えて、ヘテロ接合界面に多数存在する界面準位
により支配される成分が多い。このため実際のトンネル
電流は単純な理論値よりはるかに大きくなることが珍ら
しくなく、エミッタ接合耐圧が非常に小さいものとなっ
てしまう。
本発明は以上の考察に基づいてなされたもので、スイッ
チング速度と耐圧に関して最適設計基準を与えたヘテロ
接合バイポーラトランジスタを提供することを目的とす
る。
チング速度と耐圧に関して最適設計基準を与えたヘテロ
接合バイポーラトランジスタを提供することを目的とす
る。
本発明に係るトランジスタは、エミッタ層をベース層よ
りバンドギャップの広い半導体材料により構成すること
および、エミッタ層を高不純物濃度の第一エミッタ層と
低不純物濃度の第二エミッタ層とから構成することを基
本とする。この点で本発明に係るトランジスタは前述の
タイプＡに属する。本発明はこのような基本構造に加え
て、ベース層を、エミッタ側にある低不純物濃度の第一
ベース層とコレクタ側にある第一ベース層より高不純物
濃度の第二ベース層とから構成する。そして、第二エミ
ッタ層の不純物濃度ＮＥとその厚みＷＥおよび第一ベー
ス層の不純物濃度ＮＢとその厚みＷＢの関係を印加電圧
ゼロの状態でのエミッタ・ベース接合部の最大電界が許
容電界を越えない範囲で、スイッチング速度を十分高速
にする条件として、 を満たすように設定したことを特徴とする。上記(1)式
において、ｑは電子電荷絶対値（−１．６×１０-19 ク
ーロン）、ε０は真空の誘電率（＝８．８６×１０-14
ファラッド／cm）、εSE，εSBはそれぞれ第二エミッタ
層、第一ベース層の比誘電率、Ｖbiは第二エミッタ層と
第一ベース層が形成するヘテロ接合のビルトインポテン
シャルである。
りバンドギャップの広い半導体材料により構成すること
および、エミッタ層を高不純物濃度の第一エミッタ層と
低不純物濃度の第二エミッタ層とから構成することを基
本とする。この点で本発明に係るトランジスタは前述の
タイプＡに属する。本発明はこのような基本構造に加え
て、ベース層を、エミッタ側にある低不純物濃度の第一
ベース層とコレクタ側にある第一ベース層より高不純物
濃度の第二ベース層とから構成する。そして、第二エミ
ッタ層の不純物濃度ＮＥとその厚みＷＥおよび第一ベー
ス層の不純物濃度ＮＢとその厚みＷＢの関係を印加電圧
ゼロの状態でのエミッタ・ベース接合部の最大電界が許
容電界を越えない範囲で、スイッチング速度を十分高速
にする条件として、 を満たすように設定したことを特徴とする。上記(1)式
において、ｑは電子電荷絶対値（−１．６×１０-19 ク
ーロン）、ε０は真空の誘電率（＝８．８６×１０-14
ファラッド／cm）、εSE，εSBはそれぞれ第二エミッタ
層、第一ベース層の比誘電率、Ｖbiは第二エミッタ層と
第一ベース層が形成するヘテロ接合のビルトインポテン
シャルである。
このような設計基準を与えた理由を次に説明する。エミ
ッタ・ベース間のヘテロ接合に印加される電圧がゼロの
とき接合両端に生ずる内部電位差はＶbiである。この電
位差によりヘテロ接合部に生じる電界分布は第４図のよ
うになる。第４図(a)は第二エミッタ層の厚みＷＥおよ
び第一ベース層の厚みＷＢが十分大の場合、同図(b)は
第二エミッタ層の厚みＷＥと第一ベース層の厚みＷＢが
それぞれ内部電位差により伸びる空乏層の厚みWE,depと
ＷB,depに等しい場合、同図(c)はＷＥ，ＷＢがそれぞれ
ＷE,dep，ＷB,depより小さい場合である。第４図(a)，
(b)の場合、周知の理論により下記式(2)〜(4)が成立す
る。
ッタ・ベース間のヘテロ接合に印加される電圧がゼロの
とき接合両端に生ずる内部電位差はＶbiである。この電
位差によりヘテロ接合部に生じる電界分布は第４図のよ
うになる。第４図(a)は第二エミッタ層の厚みＷＥおよ
び第一ベース層の厚みＷＢが十分大の場合、同図(b)は
第二エミッタ層の厚みＷＥと第一ベース層の厚みＷＢが
それぞれ内部電位差により伸びる空乏層の厚みWE,depと
ＷB,depに等しい場合、同図(c)はＷＥ，ＷＢがそれぞれ
ＷE,dep，ＷB,depより小さい場合である。第４図(a)，
(b)の場合、周知の理論により下記式(2)〜(4)が成立す
る。
(2)，(3)式から を消去すると、 となる。同様にして第４図(c)の場合は下記式(6)〜(8)
が成立する。
が成立する。
これら３式からＥmax を求めれば、 となる。ただし上記において、空乏層内の電界最大値を
Ｅmax 、第二エミッタ層内の電界最小値をEmin,E、第一
ベース層内の電界最小値をEmin,Bとしている。
Ｅmax 、第二エミッタ層内の電界最小値をEmin,E、第一
ベース層内の電界最小値をEmin,Bとしている。
以上の関係を踏まえて、第二エミッタ層の不純物濃度Ｎ
Ｅと厚みＷＥおよび第一ベース層の不純物濃度ＮＢと厚
みＷＢを、(9)式に示す最大電界が許容最大電界を越え
ない範囲で(1)式の関係を満たすように設定することに
より、耐圧を確保しながら十分高速のスイッチング速度
を実現したものである。
Ｅと厚みＷＥおよび第一ベース層の不純物濃度ＮＢと厚
みＷＢを、(9)式に示す最大電界が許容最大電界を越え
ない範囲で(1)式の関係を満たすように設定することに
より、耐圧を確保しながら十分高速のスイッチング速度
を実現したものである。
なお、第二エミッタ層と第一ベース層の間のヘテロ接合
のビルトインポテンシャルＶbiは下記式(10)で表わされ
る。
のビルトインポテンシャルＶbiは下記式(10)で表わされ
る。
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｎi(T)は
ベース層の真性電子密度、ＸＢは第一ベース層の電子親
和力、ＸＥは第二エミッタ層の電子親和力である。(10)
式において、右辺第一項は通常のホモ接合におけるのと
同一であり、第二項がヘテロ接合に個有の項である。
ベース層の真性電子密度、ＸＢは第一ベース層の電子親
和力、ＸＥは第二エミッタ層の電子親和力である。(10)
式において、右辺第一項は通常のホモ接合におけるのと
同一であり、第二項がヘテロ接合に個有の項である。
具体的に、第二エミッタ層としてｎ型Ga0.7Al0.3As、第
一ベース層としてｐ型GaAsを選んだ場合の代表的な不純
物濃度の組合せについてＶbiの数値列を示すと下表のと
おりである。
一ベース層としてｐ型GaAsを選んだ場合の代表的な不純
物濃度の組合せについてＶbiの数値列を示すと下表のと
おりである。
〔発明の効果〕 本発明によれば、 を必要最小限の値に設定することによって、エミッタ・
ベース間耐圧を確保しながら高速スイッチング動作が可
能なヘテロ接合バイポーラトランジスタを実現すること
ができる。
ベース間耐圧を確保しながら高速スイッチング動作が可
能なヘテロ接合バイポーラトランジスタを実現すること
ができる。
以下本発明の実施例を説明する。GaAlAs−GaAs系を用い
た一実施例の構造を第５図に示す。これを製造工程に従
って説明すれば、まず高不純物濃度のｎ＋型GaAs基板１
１を出発基板とし、この上に不純物として例えばSiをド
ープした低不純物濃度のｎ型GaAsコレクタ層１２をエピ
タキシャル成長させる。これはコレクタ・ベース間接合
をホモ接合とする場合であり、この接合にもヘテロ接合
を導入する場合にはｎ型Ga1-xAlxAs層をエピタキシャル
成長させればよい。いずれの場合もエピタキシャル成長
にはMBE 法又はMOCVD 法を用いることが好ましい。以下
の工程でも同じである。この後、コレクタ層１２上に不
純物として例えばBeをドープした比較的高不純物濃度の
ｐ型GaAsからなる第二ベース層１３２、続いて低不純物
濃度のｐ−型GaAsからなる第一ベース層１３１をエピタ
キシャル成長させる。全ベース層１３の厚みは高速スイ
ッチング動作を実現するため１０００Åないしそれ以下
とすることが好ましい。この後ベース層１３上に、低不
純物濃度のｎ−型Ga1-xAlxAsからなる第二エミッタ層１
４2、続いて高不純物濃度のｎ+型Ga1-xAlxAsからなる第
一エミッタ層１４１をエピタキシャル成長させる。いず
れも不純物は例えばＳｉとする。このとき第二エミッタ
層１４２の濃度と厚みおよび第一ベース層１３１の濃度
と厚みの関係を(1)，(2)式を満たすように設定する。最
後にエッチングによりエミッタ中心部を残して周辺部を
除去し、第二ベース層１３２の表面を露出させて、コレ
クタ、ベース、エミッタの各電極１５，１６，１７を形
成して完成する。
た一実施例の構造を第５図に示す。これを製造工程に従
って説明すれば、まず高不純物濃度のｎ＋型GaAs基板１
１を出発基板とし、この上に不純物として例えばSiをド
ープした低不純物濃度のｎ型GaAsコレクタ層１２をエピ
タキシャル成長させる。これはコレクタ・ベース間接合
をホモ接合とする場合であり、この接合にもヘテロ接合
を導入する場合にはｎ型Ga1-xAlxAs層をエピタキシャル
成長させればよい。いずれの場合もエピタキシャル成長
にはMBE 法又はMOCVD 法を用いることが好ましい。以下
の工程でも同じである。この後、コレクタ層１２上に不
純物として例えばBeをドープした比較的高不純物濃度の
ｐ型GaAsからなる第二ベース層１３２、続いて低不純物
濃度のｐ−型GaAsからなる第一ベース層１３１をエピタ
キシャル成長させる。全ベース層１３の厚みは高速スイ
ッチング動作を実現するため１０００Åないしそれ以下
とすることが好ましい。この後ベース層１３上に、低不
純物濃度のｎ−型Ga1-xAlxAsからなる第二エミッタ層１
４2、続いて高不純物濃度のｎ+型Ga1-xAlxAsからなる第
一エミッタ層１４１をエピタキシャル成長させる。いず
れも不純物は例えばＳｉとする。このとき第二エミッタ
層１４２の濃度と厚みおよび第一ベース層１３１の濃度
と厚みの関係を(1)，(2)式を満たすように設定する。最
後にエッチングによりエミッタ中心部を残して周辺部を
除去し、第二ベース層１３２の表面を露出させて、コレ
クタ、ベース、エミッタの各電極１５，１６，１７を形
成して完成する。
より具体的な数値例を挙げて説明する。第一エミッタ層
１４１としてバンドギャップエネルギ１．８０eVのGa
0.7Al0.3As層を用い、そのドナー不純物濃度をＮEO＝１
０20cm-3とし、第二エミッタ層１４２は同じ材料でドナ
ー濃度をＮＥ＝１０17cm-3、厚みをＷＥ＝５００Åとす
る。一方、第一ベース層１３１としてアクセプタ濃度Ｎ
Ｂ＝３×１０16cm-3、厚みＷＢ＝５００Åのバンドギャ
ップエネルギが１．４２eVである、GaAsを用いる。第二
ベース層１３２は同じ材料でアクセプタ濃度ＮBO＝１０
18cm-3とする。このとき、常温Ｔ＝３００゜Kでのビル
トインポテンシャルＶbiは、(10)式においてＸＥ＝３．
７７eV、ＸＢ＝４．０７eV、ｎｉ(Ｔ)＝１．１０１×１
０７cm-3として、Ｖbi＝１．４６Ｖとなる。
１４１としてバンドギャップエネルギ１．８０eVのGa
0.7Al0.3As層を用い、そのドナー不純物濃度をＮEO＝１
０20cm-3とし、第二エミッタ層１４２は同じ材料でドナ
ー濃度をＮＥ＝１０17cm-3、厚みをＷＥ＝５００Åとす
る。一方、第一ベース層１３１としてアクセプタ濃度Ｎ
Ｂ＝３×１０16cm-3、厚みＷＢ＝５００Åのバンドギャ
ップエネルギが１．４２eVである、GaAsを用いる。第二
ベース層１３２は同じ材料でアクセプタ濃度ＮBO＝１０
18cm-3とする。このとき、常温Ｔ＝３００゜Kでのビル
トインポテンシャルＶbiは、(10)式においてＸＥ＝３．
７７eV、ＸＢ＝４．０７eV、ｎｉ(Ｔ)＝１．１０１×１
０７cm-3として、Ｖbi＝１．４６Ｖとなる。
そこでエミッタ・ベース間の印加電圧がゼロのとき、も
し仮に、低濃度第二エミッタ層および低濃度第一ベース
層が十分に厚い場合に広がるべき空乏層の厚みＷE,dep
およびＷB,depと最大電界 を(2)〜(4)式より求めると、ＷE,dep＝651Å、ＷB,dep
＝２３３２Å、 を得る。ただし、εSE＝１２．０，εSB＝１２．９を用
いている。ところがいまの場合、ＷＥ＝ＷＢ＝５００Å
であるからこれを用いて(1)式の両辺を計算すると左辺
＝２．６６×１０5(１／cm)、右辺＝１．６２×１０
5(１／cm)であり、(1)式を満足する。このとき最大電界
Ｅmax は(9)式から、Ｅmax ＝１．７０×１０５Ｖ／cm
となる。不純物濃度ＮＥ＝３×１０16cm-3に対して接合
降服を生じることなく許容し得る最大電界値は約５．１
×１０５Ｖ／cmであるから（例えば、S.M.Sze, “Physi
cs of Semiconductor Devices", 1969, Wiley-Intersci
ence参照）、上記Ｅmax はこれより低く、上記設計例を
現実に採用することができる。参考のため、Ｅmax が許
容最大電界になるような印加電圧を求めると、その値は
約３．３Ｖとなり、実用上十分な耐圧が確保される。
し仮に、低濃度第二エミッタ層および低濃度第一ベース
層が十分に厚い場合に広がるべき空乏層の厚みＷE,dep
およびＷB,depと最大電界 を(2)〜(4)式より求めると、ＷE,dep＝651Å、ＷB,dep
＝２３３２Å、 を得る。ただし、εSE＝１２．０，εSB＝１２．９を用
いている。ところがいまの場合、ＷＥ＝ＷＢ＝５００Å
であるからこれを用いて(1)式の両辺を計算すると左辺
＝２．６６×１０5(１／cm)、右辺＝１．６２×１０
5(１／cm)であり、(1)式を満足する。このとき最大電界
Ｅmax は(9)式から、Ｅmax ＝１．７０×１０５Ｖ／cm
となる。不純物濃度ＮＥ＝３×１０16cm-3に対して接合
降服を生じることなく許容し得る最大電界値は約５．１
×１０５Ｖ／cmであるから（例えば、S.M.Sze, “Physi
cs of Semiconductor Devices", 1969, Wiley-Intersci
ence参照）、上記Ｅmax はこれより低く、上記設計例を
現実に採用することができる。参考のため、Ｅmax が許
容最大電界になるような印加電圧を求めると、その値は
約３．３Ｖとなり、実用上十分な耐圧が確保される。
次に別の設計例として、上記と同じ材料を用い、ＮEO＝
１０20cm-3、ＮＥ＝１０17cm-3、ＮBO＝１０18cm-3、Ｎ
Ｂ＝１０17cm-3、ＷＥ＝ＷＢ＝５００Åとした場合を挙
げる。このとき、Ｖbi＝１．４９Ｖ、ＷE,dep＝９７７
Å、ＷB,dep＝１０５０Å、 を得る。このとき(1)式の両辺は、左辺＝４．２０×１
０５（１／cm）、右辺＝１．６５×１０６（１／cm）で
あり、やはり(1)式を満たす。またＥmax ＝２．４９×
１０５Ｖ／cmであるが、１０17cm-3の不純物濃度に対応
する許容最大電界は約６．４×１０５Ｖ／cmであり、Ｅ
max がこの許容値となる印加電圧は約４．５Ｖであるか
ら、この設計例も現実に採用し得る。
１０20cm-3、ＮＥ＝１０17cm-3、ＮBO＝１０18cm-3、Ｎ
Ｂ＝１０17cm-3、ＷＥ＝ＷＢ＝５００Åとした場合を挙
げる。このとき、Ｖbi＝１．４９Ｖ、ＷE,dep＝９７７
Å、ＷB,dep＝１０５０Å、 を得る。このとき(1)式の両辺は、左辺＝４．２０×１
０５（１／cm）、右辺＝１．６５×１０６（１／cm）で
あり、やはり(1)式を満たす。またＥmax ＝２．４９×
１０５Ｖ／cmであるが、１０17cm-3の不純物濃度に対応
する許容最大電界は約６．４×１０５Ｖ／cmであり、Ｅ
max がこの許容値となる印加電圧は約４．５Ｖであるか
ら、この設計例も現実に採用し得る。
以上の二つの設計例を適用したときの数値解析モデルに
より求めたスイッチング特性を第３表に示す。回路条件
は第１表の場合と同じである。
より求めたスイッチング特性を第３表に示す。回路条件
は第１表の場合と同じである。
これらの結果を先の第１表と比較すれば明らかなよう
に、スイッチング速度は、タイプＢに比べて若干劣るが
タイプＡよりはるかに優れたものとなっている。しかも
タイプＢではエミッタ・ベース間耐圧の確保が困難であ
るのに対し、本実施例では実用上十分な耐圧確保が容易
である。
に、スイッチング速度は、タイプＢに比べて若干劣るが
タイプＡよりはるかに優れたものとなっている。しかも
タイプＢではエミッタ・ベース間耐圧の確保が困難であ
るのに対し、本実施例では実用上十分な耐圧確保が容易
である。
なお本発明は上記実施例に限られるものではない。例え
ば半導体材料の組合せとして、広バンドギャップのエミ
ッタ層にGaP 、狭バンドギャップのベース層にSiを用い
てもよいし、また広バンドギャップのエミッタ層にGaA
s、狭バンドギャップのベース層にGeを用いることもで
きる。
ば半導体材料の組合せとして、広バンドギャップのエミ
ッタ層にGaP 、狭バンドギャップのベース層にSiを用い
てもよいし、また広バンドギャップのエミッタ層にGaA
s、狭バンドギャップのベース層にGeを用いることもで
きる。
【図面の簡単な説明】 第１図は従来のヘテロ接合バイポーラトランジスタの一
例を示す図、第２図はトランジスタのスイッチング特性
を説明するための図、第３図は同じくスイッチング特性
を求めるための回路図、第４図(a)〜(c)は本発明の特徴
を説明するための不純物濃度分布と電界分布を示す図、
第５図は本発明の一実施例のヘテロ接合バイポーラトラ
ンジスタを示す図である。 １１……ｎ＋型GaAs基板、１２……ｎ型GaAsコレクタ
層、１３１……ｐ−型GaAs第一ベース層、１３２……ｐ
型GaAs第二ベース層、１４１……ｎ＋型Ga1-xAlxAs第一
エミッタ層、１４２……ｎ−型Ga1-xAlxAs第二エミッタ
層、１５〜１７……電極。
例を示す図、第２図はトランジスタのスイッチング特性
を説明するための図、第３図は同じくスイッチング特性
を求めるための回路図、第４図(a)〜(c)は本発明の特徴
を説明するための不純物濃度分布と電界分布を示す図、
第５図は本発明の一実施例のヘテロ接合バイポーラトラ
ンジスタを示す図である。 １１……ｎ＋型GaAs基板、１２……ｎ型GaAsコレクタ
層、１３１……ｐ−型GaAs第一ベース層、１３２……ｐ
型GaAs第二ベース層、１４１……ｎ＋型Ga1-xAlxAs第一
エミッタ層、１４２……ｎ−型Ga1-xAlxAs第二エミッタ
層、１５〜１７……電極。
Claims (2)
- 【請求項１】エミッタ層がベース層よりバンドギャップ
の広い半導体材料により、電極側にある高不純物濃度の
第一エミッタ層とベース側にある低不純物濃度の第二エ
ミッタ層とから構成されたヘテロ接合バイポーラトラン
ジスタにおいて、前記ベース層がエミッタ層側にある低
不純物濃度の第一ベース層とコレクタ層側にある高不純
物濃度の第二ベース層とから構成され、かつ第二エミッ
タ層の不純物濃度ＮＥと厚みＷＥおよび第一ベース層の
不純物濃度ＮＢと厚みＷＢの関係を、印加電圧ゼロの状
態でのエミッタ・ベース接合部の最大電界 が許容最大電界を越えない範囲で、 を満たすように設定したことを特徴とするヘテロ接合バ
イポーラトランジスタ。 ただし上式において、 ｑ：電子電荷絶対値 ε０：真空の誘電率 εSE：第二エミッタ層の比誘電率 εSB：第一ベース層の比誘電率 Ｖbi：第二エミッタ層と第一ベース層が形成するヘテロ
接合のビルトインポテンシャル - 【請求項２】エミッタ層がGa1-xAlxAs、ベース層がGaA
s、コレクタ層がGaAs又はGaAlAsである特許請求の範囲
第１項記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340417A JPH0618210B2 (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340417A JPH0618210B2 (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192727A JPH03192727A (ja) | 1991-08-22 |
| JPH0618210B2 true JPH0618210B2 (ja) | 1994-03-09 |
Family
ID=18336753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340417A Expired - Lifetime JPH0618210B2 (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618210B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2692721B1 (fr) * | 1992-06-17 | 1995-06-30 | France Telecom | Procede de realisation de transistor bipolaire a heterojonction et transistor obtenu. |
| TW512529B (en) | 2000-06-14 | 2002-12-01 | Infineon Technologies Ag | Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor |
| JP4818985B2 (ja) * | 2003-06-30 | 2011-11-16 | パナソニック株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1990
- 1990-11-30 JP JP2340417A patent/JPH0618210B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03192727A (ja) | 1991-08-22 |
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