JPH0577342B2 - - Google Patents
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- JPH0577342B2 JPH0577342B2 JP63150281A JP15028188A JPH0577342B2 JP H0577342 B2 JPH0577342 B2 JP H0577342B2 JP 63150281 A JP63150281 A JP 63150281A JP 15028188 A JP15028188 A JP 15028188A JP H0577342 B2 JPH0577342 B2 JP H0577342B2
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- Japan
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- semiconductor substrate
- electrode
- capacitor
- insulating film
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリに係り、特に平面面積を
増大することなく大容量を実現し、大規模化に適
する１トランジスタ型ダイナミツクMOSメモリ
に関する。
増大することなく大容量を実現し、大規模化に適
する１トランジスタ型ダイナミツクMOSメモリ
に関する。
［従来の技術］
MOSダイナミツクメモリは1970年初頭に1Kd
のダイナミツクランダムアクセスメモリ（以下
dRAMと略す）が発表されてから、３年に４倍
の大規模化が達成されてきた。しかるに、このメ
モリチツプを入れるパツケージは、主に16ピン
DIP（デユアルインランパツケージ）が用いられ
てきており、チツプを入れるキヤビテイサイズも
制限されていることから、メモリチツプも４倍の
大規模化に伴なつてもたかだか1.4倍程度にしか
増大していない。（またdRAMは大量に用いられ
ることから、コスト面でもチツプ増大をおさえる
必要がある。）従つて、１記憶容量単位たる１ビ
ツト分のメモリセル面積も大きく減少しており、
４倍の大規模化に伴なつて、約1/3に微小化して
いる。キヤパシタ容量ＣはＣ＝εA／Ti（ここで
ε：絶縁膜の誘電率、Ａ：キヤパシタ面積、Ti：
絶縁膜厚）で表わされるので、面積Ａが1/3にな
ればεとＴが同じである限りＣもまた1/3になる。
記憶容量としての信号量Ｓは、貯えられる電荷量
Qsに比例しており、QsはＣと記憶電圧Vsとの積
であることから、Ａが小さくなれば比例してQs
も小さくなり、信号Ｓはそれに伴なつて小さくな
る。
のダイナミツクランダムアクセスメモリ（以下
dRAMと略す）が発表されてから、３年に４倍
の大規模化が達成されてきた。しかるに、このメ
モリチツプを入れるパツケージは、主に16ピン
DIP（デユアルインランパツケージ）が用いられ
てきており、チツプを入れるキヤビテイサイズも
制限されていることから、メモリチツプも４倍の
大規模化に伴なつてもたかだか1.4倍程度にしか
増大していない。（またdRAMは大量に用いられ
ることから、コスト面でもチツプ増大をおさえる
必要がある。）従つて、１記憶容量単位たる１ビ
ツト分のメモリセル面積も大きく減少しており、
４倍の大規模化に伴なつて、約1/3に微小化して
いる。キヤパシタ容量ＣはＣ＝εA／Ti（ここで
ε：絶縁膜の誘電率、Ａ：キヤパシタ面積、Ti：
絶縁膜厚）で表わされるので、面積Ａが1/3にな
ればεとＴが同じである限りＣもまた1/3になる。
記憶容量としての信号量Ｓは、貯えられる電荷量
Qsに比例しており、QsはＣと記憶電圧Vsとの積
であることから、Ａが小さくなれば比例してQs
も小さくなり、信号Ｓはそれに伴なつて小さくな
る。
雑音電圧をＮとすれば信号対雑音（Ｓ／Ｎ比）
はＳの減少に伴なつて小さくなり、回路動作上大
きな問題となる。従つて通常はＡの減少分をTiの
減少で補なつてきており、4Kb，16Kb，64Kbと
dRAMが大規模化されるに伴ない、絶縁膜とし
てのSiO2膜の典型的な厚さTiは、100nm，75nm，
50nmと小さくなつてきた。このような状境を解
決する為に、溝型容量を用いた半導体メモリセル
が考えられている。（例えば、特開昭51−130178
号や、特開昭52−154390号公報参照）。
はＳの減少に伴なつて小さくなり、回路動作上大
きな問題となる。従つて通常はＡの減少分をTiの
減少で補なつてきており、4Kb，16Kb，64Kbと
dRAMが大規模化されるに伴ない、絶縁膜とし
てのSiO2膜の典型的な厚さTiは、100nm，75nm，
50nmと小さくなつてきた。このような状境を解
決する為に、溝型容量を用いた半導体メモリセル
が考えられている。（例えば、特開昭51−130178
号や、特開昭52−154390号公報参照）。
［発明が解決しようとする課題］
さらに最近、パツケージなどに含まれる重金属
（Ｕ，Th等）から放射されるα粒子によつてSi基
板内に約200fCの電荷が発生して、これが雑音と
なることが確認され高信頼動作上信号量としての
電荷もほぼ200fC以下にすることが困難となつて
きた。
（Ｕ，Th等）から放射されるα粒子によつてSi基
板内に約200fCの電荷が発生して、これが雑音と
なることが確認され高信頼動作上信号量としての
電荷もほぼ200fC以下にすることが困難となつて
きた。
従つて絶縁膜をさらに加速して薄くすることが
実行されており、この場合には絶縁膜の絶縁破壊
が問題となつてきた。SiO2膜の絶縁耐圧電界は、
最大107V／cmであり、従つて10nmのSiO2膜は
10V印加によつてほとんど永久破壊を起すか、あ
るいは劣化する。また永久破壊を起さないまでも
最大電界付近で使用することは、長期信頼上大き
な問題である。
実行されており、この場合には絶縁膜の絶縁破壊
が問題となつてきた。SiO2膜の絶縁耐圧電界は、
最大107V／cmであり、従つて10nmのSiO2膜は
10V印加によつてほとんど永久破壊を起すか、あ
るいは劣化する。また永久破壊を起さないまでも
最大電界付近で使用することは、長期信頼上大き
な問題である。
本発明の目的はこれらのメモリセルの微小化に
伴なうα粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁
耐圧の問題の深刻化に対処し、メモリセルを微小
化してもなお絶縁膜厚を減少することなく、キヤ
パシタ面積Ａを保つか、あるいは増大できる方法
を提供することである。
伴なうα粒子による擾乱、Ｓ／Ｎ比の悪化、絶縁
耐圧の問題の深刻化に対処し、メモリセルを微小
化してもなお絶縁膜厚を減少することなく、キヤ
パシタ面積Ａを保つか、あるいは増大できる方法
を提供することである。
［課題を解決する為の手段］
本発明のは、Si基板に堀り込んだ溝の側壁部を
プレートとし、この溝に絶縁膜でへだてて埋め込
んだ電極をキヤパシタ電極の主部として情報を蓄
積する為に用いることにより平面面積を増大する
ことなく電極面積を増大し、かつα線等に対する
強度を増加することにある。
プレートとし、この溝に絶縁膜でへだてて埋め込
んだ電極をキヤパシタ電極の主部として情報を蓄
積する為に用いることにより平面面積を増大する
ことなく電極面積を増大し、かつα線等に対する
強度を増加することにある。
［作用］
これにより、絶縁膜を薄くしてその絶縁膜の破
壊、劣化の恐れを増大させることなしに所望のキ
ヤパシタ容量を得ることができる。更に基板側を
プレートとして用いる為、α線に対する強度が飛
躍的に向上する。
壊、劣化の恐れを増大させることなしに所望のキ
ヤパシタ容量を得ることができる。更に基板側を
プレートとして用いる為、α線に対する強度が飛
躍的に向上する。
［実施例］
第１図は１トランジスタ型dRAMメモリセル
の構成図を示すものであり、電荷を貯えるキヤパ
シタ１とスイツチトランジスタ２で構成され、ス
イツチトランジスタのドレインはビツト線３に接
続されており、ゲートはワード線４に接続されて
いる。
の構成図を示すものであり、電荷を貯えるキヤパ
シタ１とスイツチトランジスタ２で構成され、ス
イツチトランジスタのドレインはビツト線３に接
続されており、ゲートはワード線４に接続されて
いる。
このメモリセルは、キヤパシタ１に貯えた信号
電荷をスイツチトランジスタ２によつて読み出す
ことによつて動作が行われる。実際にＮビツトの
メモリを構成するにはメモリアレーを形成する
が、大別して以下に述べる２つの方法がある。
電荷をスイツチトランジスタ２によつて読み出す
ことによつて動作が行われる。実際にＮビツトの
メモリを構成するにはメモリアレーを形成する
が、大別して以下に述べる２つの方法がある。
第２図には信号を差動で増幅するセンスアンプ
５に対し、両側にビツト線３−１と３−２を配列
するいわゆる“開放ビツト線”構成を示す。これ
は１本のワード線４−１に対して一方のビツト線
３−１のみが電気的に交叉しているものであり、
ビツト線３−１と３−２の信号の差をセンスアン
プ５で検出するものである。
５に対し、両側にビツト線３−１と３−２を配列
するいわゆる“開放ビツト線”構成を示す。これ
は１本のワード線４−１に対して一方のビツト線
３−１のみが電気的に交叉しているものであり、
ビツト線３−１と３−２の信号の差をセンスアン
プ５で検出するものである。
第３図は他方の“折り返しビツト線”構成を示
すものであり、センスアンプ５に接続されている
二本のビツト線３−１，３−２が平行に配列され
ており、１本のワード線４−１が二本のビツト線
３−１，３−２と交叉している。
すものであり、センスアンプ５に接続されている
二本のビツト線３−１，３−２が平行に配列され
ており、１本のワード線４−１が二本のビツト線
３−１，３−２と交叉している。
後述する本発明の実施例は主り折り返しビツト
線構成の場合を示すが、同様に開放ビツト線構成
にも適用可能である。
線構成の場合を示すが、同様に開放ビツト線構成
にも適用可能である。
第２図と第３図に示すようにビツト線３−２の
寄生容量６の値をCDとし、メモリセルのキヤパ
シタ１−２の値をCSとすれば、このメモリアレー
の主要な性能指標の一つがCS／CDとなる。この
メモリアレーのＳ／Ｎ比はCS／CDと一対一対応
しており、メモリセルのキヤパシタの値を大きく
すると同時に、ビツト線３の寄生容量CDの値を
小さくすることも同様にＳ／Ｎ比を向上すること
になる。
寄生容量６の値をCDとし、メモリセルのキヤパ
シタ１−２の値をCSとすれば、このメモリアレー
の主要な性能指標の一つがCS／CDとなる。この
メモリアレーのＳ／Ｎ比はCS／CDと一対一対応
しており、メモリセルのキヤパシタの値を大きく
すると同時に、ビツト線３の寄生容量CDの値を
小さくすることも同様にＳ／Ｎ比を向上すること
になる。
第４図に折り返しビツト線方式のメモリセルの
平面の１例を示す。通常100nm以上の厚いフイー
ルド酸化膜に囲まれた活性領域７の一部がキヤパ
シタを形成するため、プレート８で覆われてい
る。スイツチトランジスタを形成する部分と、Si
基板上のドレインヘビツト線電極接続を行うコン
タクト孔９の部分はプレート・８が選択的に除去
されており、この部分にワード線４−１，４−２
が被着されて、スイツチトランジスタ２を形成し
ている。理解を助けるため第５図には、第４図の
AA′断面図を示す。
平面の１例を示す。通常100nm以上の厚いフイー
ルド酸化膜に囲まれた活性領域７の一部がキヤパ
シタを形成するため、プレート８で覆われてい
る。スイツチトランジスタを形成する部分と、Si
基板上のドレインヘビツト線電極接続を行うコン
タクト孔９の部分はプレート・８が選択的に除去
されており、この部分にワード線４−１，４−２
が被着されて、スイツチトランジスタ２を形成し
ている。理解を助けるため第５図には、第４図の
AA′断面図を示す。
以後説明の便のためトランジスタはｎチヤネル
型を用いた例を示す。ｐチヤネル型にするには、
一般にSi基板と拡散層の導電型をそれぞれｎチヤ
ネルの場合と逆にすればよい。
型を用いた例を示す。ｐチヤネル型にするには、
一般にSi基板と拡散層の導電型をそれぞれｎチヤ
ネルの場合と逆にすればよい。
第５図に示した従来のメモリセルは、ｐ型、10
Ω−cm程度のSi基板１０上に、通常は100〜
1000nm厚程度のフイールドSiO2膜１１をSi3N4
を熱酸化マスクとして用いるいわゆるLOCOS法
によつて選択的に被着する。この後リンやAs添
加した多結晶Si（以下poly Siと略す）に代表され
るプレート８を選択的に被着し、このpoly Siの
プレート８を酸化して、第１層間酸化膜１３を形
成する。しかる後に、poly SiやMoシリサイド、
あるいはリフラクトリー金属（MoやＷ等）に代
表されるワード線４を被着し、リンやAsをイオ
ン打込みすると、プレート８とワード線４の被着
されていない活性領域にn+の拡散層１５が形成
されて、スイツチトランジスタ２のソースとドレ
インとなる。この後リンを含んだいわゆるCVD
法によるPSG（Phosoho‐silicate glass）を200
〜1000nm厚に被着して第２層間絶縁膜１４を形
成しAl電極で代表されるビツト線３の拡散層１
５への接続を行う部分にコンタクト孔９を形成し
てビツト線３を選択的に被着する。
Ω−cm程度のSi基板１０上に、通常は100〜
1000nm厚程度のフイールドSiO2膜１１をSi3N4
を熱酸化マスクとして用いるいわゆるLOCOS法
によつて選択的に被着する。この後リンやAs添
加した多結晶Si（以下poly Siと略す）に代表され
るプレート８を選択的に被着し、このpoly Siの
プレート８を酸化して、第１層間酸化膜１３を形
成する。しかる後に、poly SiやMoシリサイド、
あるいはリフラクトリー金属（MoやＷ等）に代
表されるワード線４を被着し、リンやAsをイオ
ン打込みすると、プレート８とワード線４の被着
されていない活性領域にn+の拡散層１５が形成
されて、スイツチトランジスタ２のソースとドレ
インとなる。この後リンを含んだいわゆるCVD
法によるPSG（Phosoho‐silicate glass）を200
〜1000nm厚に被着して第２層間絶縁膜１４を形
成しAl電極で代表されるビツト線３の拡散層１
５への接続を行う部分にコンタクト孔９を形成し
てビツト線３を選択的に被着する。
このメモリセルにおいては、記憶容量となるキ
ヤパシタ１の領域１６は第４図の斜線で示される
部分であり、メモリセル自体が小さくなればまた
領域１６も小さくなり、ゲート酸化膜１２を薄く
しない限り、前述したようにキヤパシタ容量CSが
小さくなりメモリ動作上大きな障害となる。
ヤパシタ１の領域１６は第４図の斜線で示される
部分であり、メモリセル自体が小さくなればまた
領域１６も小さくなり、ゲート酸化膜１２を薄く
しない限り、前述したようにキヤパシタ容量CSが
小さくなりメモリ動作上大きな障害となる。
上記説明では、便宜上、プレート８とワード線
４（すなわちスイツチトランジスタ２のゲート）
下の絶縁膜は同じSiO2膜１２としたが、メモリ
セルのキヤパシタの値CSを大きくすることを主目
的とし、プレート８下の絶縁膜は、SiO2とSi3N4
のどちらか一方あるいは両方を用いて１層〜３層
構造の絶縁膜が用いられることもある。なお、
SiO2とSi3N4とからなる複合膜では、溝内に形成
された単層膜特有の課題であるウイークスポツト
が修復されるため良好な絶縁耐圧が得られ、容量
の信頼性が向上する。
４（すなわちスイツチトランジスタ２のゲート）
下の絶縁膜は同じSiO2膜１２としたが、メモリ
セルのキヤパシタの値CSを大きくすることを主目
的とし、プレート８下の絶縁膜は、SiO2とSi3N4
のどちらか一方あるいは両方を用いて１層〜３層
構造の絶縁膜が用いられることもある。なお、
SiO2とSi3N4とからなる複合膜では、溝内に形成
された単層膜特有の課題であるウイークスポツト
が修復されるため良好な絶縁耐圧が得られ、容量
の信頼性が向上する。
本発明は従来の上記構造の欠点を補ない、平面
面積を拡大することなくCSを増大することを目的
としている。
面積を拡大することなくCSを増大することを目的
としている。
以下実施例を用いて本発明を詳細に説明する。
まず第６図に本発明の１つの実施例の平面図を示
す。第４図に示した従来のメモリセルと対比して
異なる点はSi基板１０に堀り込んだ溝１７の側壁
部にSi基板と同導型の低い抵抗層を設け、これを
プレート８とし、この溝に埋め込んだ電極をキヤ
パシタ電極２０としたところにある。
まず第６図に本発明の１つの実施例の平面図を示
す。第４図に示した従来のメモリセルと対比して
異なる点はSi基板１０に堀り込んだ溝１７の側壁
部にSi基板と同導型の低い抵抗層を設け、これを
プレート８とし、この溝に埋め込んだ電極をキヤ
パシタ電極２０としたところにある。
以下本発明にかかる半導体メモリの製造工程を
詳細に記す。まず第８図に示すように、ｐ型、１
〜20Ω−cmのSi基板１０に前述のLOCOS法でフ
イールド酸化膜１１を形成した後ＦやClを含むガ
ス例えばSF6やCCl4等を主成分とした平行平板型
プラズマエツチングで所定の大きさの溝１７を形
成する。通常は１〜5μm深さのエツチング溝を形
成するので、通常のホトレジスタで一旦
CVDSiO2膜に溝のパターンを転写し、この
CVDSiO2膜をマスクとして溝１７を形成する。
この後よく知られた拡散法等によつてSi基板と同
導電型の導電率１Ω−cm以下のp+層８の溝の側
壁と下部に形成しプレート８とする。その後第９
図に示すように、SiO2やSi3N4の単層あるいはそ
れらの複合膜、あるいはTa2O5等で代表されるキ
ヤパシタ絶縁膜１８を被着する。このキヤパシタ
絶縁膜１８の所定の部分にSi基板１０に達するキ
ヤパシタ電極接続孔２０を形成し、この接続孔２
０を介して、poly Siのキヤパシタ電極１９をSi
基板１０に接続されるように所定の部分に被着す
る。poly Si１９の厚さが溝１７の内壁間隔の1/2
以上であれば第９図に示すごとく溝１７はほぼ
poly Si１９は導電性を持たせるため、ＰやAsを
添加するので結果としてSi基板１０中にn+の拡散
層１５が形成される。
詳細に記す。まず第８図に示すように、ｐ型、１
〜20Ω−cmのSi基板１０に前述のLOCOS法でフ
イールド酸化膜１１を形成した後ＦやClを含むガ
ス例えばSF6やCCl4等を主成分とした平行平板型
プラズマエツチングで所定の大きさの溝１７を形
成する。通常は１〜5μm深さのエツチング溝を形
成するので、通常のホトレジスタで一旦
CVDSiO2膜に溝のパターンを転写し、この
CVDSiO2膜をマスクとして溝１７を形成する。
この後よく知られた拡散法等によつてSi基板と同
導電型の導電率１Ω−cm以下のp+層８の溝の側
壁と下部に形成しプレート８とする。その後第９
図に示すように、SiO2やSi3N4の単層あるいはそ
れらの複合膜、あるいはTa2O5等で代表されるキ
ヤパシタ絶縁膜１８を被着する。このキヤパシタ
絶縁膜１８の所定の部分にSi基板１０に達するキ
ヤパシタ電極接続孔２０を形成し、この接続孔２
０を介して、poly Siのキヤパシタ電極１９をSi
基板１０に接続されるように所定の部分に被着す
る。poly Si１９の厚さが溝１７の内壁間隔の1/2
以上であれば第９図に示すごとく溝１７はほぼ
poly Si１９は導電性を持たせるため、ＰやAsを
添加するので結果としてSi基板１０中にn+の拡散
層１５が形成される。
その後第１０図に示すように、poly Si１９を
800〜1100℃の乾燥あるいは湿式酸化法で酸化し、
100〜200nmの第１層間絶縁膜１３を形成し、ス
イツチトランジスタ２を形成すべき部分に10〜
50nm厚のゲート酸化膜１２を形成しさらにその
上にpoly Siや、Moシリサイド、あるいはMo，
Ｗ等のゲート（ワード線４）を被着する。その後
イオン打込み法でAs等を打込み、n+拡散層１５
を形成する。
800〜1100℃の乾燥あるいは湿式酸化法で酸化し、
100〜200nmの第１層間絶縁膜１３を形成し、ス
イツチトランジスタ２を形成すべき部分に10〜
50nm厚のゲート酸化膜１２を形成しさらにその
上にpoly Siや、Moシリサイド、あるいはMo，
Ｗ等のゲート（ワード線４）を被着する。その後
イオン打込み法でAs等を打込み、n+拡散層１５
を形成する。
さらにCVDPSGで代表される第２層間絶縁膜
１４を被着してn+拡散層１５へのコンタクト孔
９を形成し、Alに代表されるビツト線３を被着
する。
１４を被着してn+拡散層１５へのコンタクト孔
９を形成し、Alに代表されるビツト線３を被着
する。
このようにすることによつて、キヤパシタ１
は、キヤパシタ絶縁膜１８とそれをはさんだ二つ
の電極すなわちキヤパシタ電極１９とプレート８
によつて形成される。プレート８がSi基板１０と
同じｐ型であるとすると、キヤパシタ電極１９が
正電位になるので最大の電位でプレート８表面が
空乏化あるいは反転層が形成されないように十分
にｐ型不純物濃度を高めておく必要がある。一
方、プレート８をｎ型にした本発明の他の実施例
の場合にはキヤパシタ電極１９が正電位となつた
としても、プレート８表面は蓄積態であるから問
題はない。プレート８をｎ型とした場合には、第
６図の溝１７に示すように、溝１７の周辺にn+
層が離間して設けられているので、これらを接続
する必要があり、第１１図に示すようにSi基板ｎ
型を用い、この表面上にｐ型のエピタキシヤル層
を形成すれば離間したプレート８はすべてｎ型の
Si基板１０に接続される。このSi基板は接地電位
にしうるので雑音電圧の影響も小さい。製造法は
第８図〜第１０図で説明した前実施例のSi基板の
かわりに、エピタキシヤル層２１を積層したSi基
板１０を用いればよい。
は、キヤパシタ絶縁膜１８とそれをはさんだ二つ
の電極すなわちキヤパシタ電極１９とプレート８
によつて形成される。プレート８がSi基板１０と
同じｐ型であるとすると、キヤパシタ電極１９が
正電位になるので最大の電位でプレート８表面が
空乏化あるいは反転層が形成されないように十分
にｐ型不純物濃度を高めておく必要がある。一
方、プレート８をｎ型にした本発明の他の実施例
の場合にはキヤパシタ電極１９が正電位となつた
としても、プレート８表面は蓄積態であるから問
題はない。プレート８をｎ型とした場合には、第
６図の溝１７に示すように、溝１７の周辺にn+
層が離間して設けられているので、これらを接続
する必要があり、第１１図に示すようにSi基板ｎ
型を用い、この表面上にｐ型のエピタキシヤル層
を形成すれば離間したプレート８はすべてｎ型の
Si基板１０に接続される。このSi基板は接地電位
にしうるので雑音電圧の影響も小さい。製造法は
第８図〜第１０図で説明した前実施例のSi基板の
かわりに、エピタキシヤル層２１を積層したSi基
板１０を用いればよい。
第１２図に本発明の他の実施例を示す。前述の
実施例のキヤパシタ電極１９はプレート８との間
でキヤパシタ１を形成しているが、本例は、第１
層間絶縁膜１３を介して第２プレート２２を被着
し、この間でもキヤパシタを形成している点に特
徴がある。この場合プレート８との間のキヤパシ
タに本キヤパシタが加わるのでより大容量のキヤ
パシタを得ることができる。また接地電位にしう
る第２プレート１３はキヤパシタ電極１９のシー
ルドともなり、雑音に強い。
実施例のキヤパシタ電極１９はプレート８との間
でキヤパシタ１を形成しているが、本例は、第１
層間絶縁膜１３を介して第２プレート２２を被着
し、この間でもキヤパシタを形成している点に特
徴がある。この場合プレート８との間のキヤパシ
タに本キヤパシタが加わるのでより大容量のキヤ
パシタを得ることができる。また接地電位にしう
る第２プレート１３はキヤパシタ電極１９のシー
ルドともなり、雑音に強い。
以上の本発明の実施例はスイツチトランジスタ
２をSi基板１０かエピタキシヤル層２１表面上に
形成したものである。第１３図に本発明の他の実
施例を示す。
２をSi基板１０かエピタキシヤル層２１表面上に
形成したものである。第１３図に本発明の他の実
施例を示す。
すでに上記実施例で説明したようにキヤパシタ
絶縁膜１８を被着した後にSiの単結晶膜を形成
し、後の工程でキヤパシタ電極１９と拡散層部１
５になる部分を含むSOI（Ｓilicon Ｏｎ Ｉ
sulatorの略）構造を形成する。これは全面ある
いは一部の面に多結晶あるいは無定形
（amorphous）のSi膜を被着しておき、全面ある
いは一部の面をレーザー光や熱ヒーターで加熱
し、一度溶解するかあるいは固相のままで絶縁膜
上に単結晶層２３を成長させるものがある。（第
１３図には示していないが、SOI構造のSi膜の一
部をSi基板１０に接触しておくと、単結晶化が容
易に行えるので利点が大きい。） その後SOI部２３上にゲート酸化膜１２さらに
はゲート４を被着し、n+層を形成して一方はキ
ヤパシタ電１９とし、他方はビツト線３に接続さ
れる拡散層１５とする。その後の工程は前実施例
と同様である。本実施例は、スイツチトランジス
タ２がSi基板１１上にないので、基板１１は任意
の導電型をとりうる。すなわちｎ型にすれば特に
プレート８を設けなくてもSi基板１０そのものが
プレートとなる。
絶縁膜１８を被着した後にSiの単結晶膜を形成
し、後の工程でキヤパシタ電極１９と拡散層部１
５になる部分を含むSOI（Ｓilicon Ｏｎ Ｉ
sulatorの略）構造を形成する。これは全面ある
いは一部の面に多結晶あるいは無定形
（amorphous）のSi膜を被着しておき、全面ある
いは一部の面をレーザー光や熱ヒーターで加熱
し、一度溶解するかあるいは固相のままで絶縁膜
上に単結晶層２３を成長させるものがある。（第
１３図には示していないが、SOI構造のSi膜の一
部をSi基板１０に接触しておくと、単結晶化が容
易に行えるので利点が大きい。） その後SOI部２３上にゲート酸化膜１２さらに
はゲート４を被着し、n+層を形成して一方はキ
ヤパシタ電１９とし、他方はビツト線３に接続さ
れる拡散層１５とする。その後の工程は前実施例
と同様である。本実施例は、スイツチトランジス
タ２がSi基板１１上にないので、基板１１は任意
の導電型をとりうる。すなわちｎ型にすれば特に
プレート８を設けなくてもSi基板１０そのものが
プレートとなる。
一般に本ダイナミツクメモリはメモリセルの周
辺に程々な機能をもつた周辺回路を形成するので
Si基板１０全体をｎ型にはし難いが、この場合に
はプレート８を設ければよいし、メモリセルの部
分だけｎ型にすればよい。
辺に程々な機能をもつた周辺回路を形成するので
Si基板１０全体をｎ型にはし難いが、この場合に
はプレート８を設ければよいし、メモリセルの部
分だけｎ型にすればよい。
また第１３図の実施例には第２プレートを用い
ていないが、第１２図に示した実施例で用いた第
２プレート２２を設けることもできる。
ていないが、第１２図に示した実施例で用いた第
２プレート２２を設けることもできる。
以上本発明の実施例の説明では第６図に示した
ごとく溝１７の平面パターンは単純な長方形の場
合を用いたが、キヤパシタ電極１９のプレート８
に対向する面は大きければ大きい程キヤパシタ容
量は増大するので、第１４図ａ〜ｃに示すよう
に、(a)くし型に溝１７が入りくんでいる場合、(c)
リング状に溝１７が形成されている場合は単純な
長方礼よりは同平面面積でいづれもキヤパシタ容
量を増大しうる。
ごとく溝１７の平面パターンは単純な長方形の場
合を用いたが、キヤパシタ電極１９のプレート８
に対向する面は大きければ大きい程キヤパシタ容
量は増大するので、第１４図ａ〜ｃに示すよう
に、(a)くし型に溝１７が入りくんでいる場合、(c)
リング状に溝１７が形成されている場合は単純な
長方礼よりは同平面面積でいづれもキヤパシタ容
量を増大しうる。
以上説明した実施例は多くの選択肢あるプロセ
スの中から選んでいる。従つて各工程には種々な
代替が可能であるが、いずれの場合においても、
基板に形成した溝の側壁をキヤパシタの一部とす
ることは共通している。
スの中から選んでいる。従つて各工程には種々な
代替が可能であるが、いずれの場合においても、
基板に形成した溝の側壁をキヤパシタの一部とす
ることは共通している。
上記実施例では、本発明を、ワード線４がメモ
リセルアレー内で連続的なゲートとして説明した
が、メモリセル内のスイツチングトランジスタ２
のpoly Siのトランスフアーゲート４をメモリセ
ル間で連続して形成することなく離間して形成
し、新たなコンタクト孔を介してAlのワード線
４で接続することもできる。こうすると従来から
多くの実績のある多結晶Siゲートの信頼性と、
Alの抵抗の低いことから、高速のメモリのスイ
ツチング時間をうることができる。
リセルアレー内で連続的なゲートとして説明した
が、メモリセル内のスイツチングトランジスタ２
のpoly Siのトランスフアーゲート４をメモリセ
ル間で連続して形成することなく離間して形成
し、新たなコンタクト孔を介してAlのワード線
４で接続することもできる。こうすると従来から
多くの実績のある多結晶Siゲートの信頼性と、
Alの抵抗の低いことから、高速のメモリのスイ
ツチング時間をうることができる。
上記のように、本発明の趣旨は、基板に堀り込
んだ溝の側壁をキヤパシタの１部とすることにあ
る。従つて基板の溝以外の部分、たとえば基板表
面部、あるいは従来から知られている多結晶Si−
Si3N4膜−多結晶Siで構成されるすなわち第２プ
レート２２等の積層コンデンサーを基板表面上に
形成して、これを側壁部のキヤパシタと並列に接
続してさらにCSを大としても、本発明の趣旨は損
われることはない。
んだ溝の側壁をキヤパシタの１部とすることにあ
る。従つて基板の溝以外の部分、たとえば基板表
面部、あるいは従来から知られている多結晶Si−
Si3N4膜−多結晶Siで構成されるすなわち第２プ
レート２２等の積層コンデンサーを基板表面上に
形成して、これを側壁部のキヤパシタと並列に接
続してさらにCSを大としても、本発明の趣旨は損
われることはない。
またスイツチトランジスタは、SOI層中でSi基
板と平行に形成されているが、第１５図に示すよ
うにSOI層２３に縦方向に、トランジスタチヤネ
ル部２４を形成することもできる。本縦型チヤネ
ルトランジスタは、SOIを用いるすべてのメモリ
セルに適用しうる。
板と平行に形成されているが、第１５図に示すよ
うにSOI層２３に縦方向に、トランジスタチヤネ
ル部２４を形成することもできる。本縦型チヤネ
ルトランジスタは、SOIを用いるすべてのメモリ
セルに適用しうる。
また、本発明は冒頭にも述べたように、ｎチヤ
ネル型MOSトランジスタを用いた説明したが、
Ｐチヤネル型にするにはすべての不純物の導電型
を逆にする不純物を用いることで達成できる。リ
ンやAsはＢやAlに、Ｂはリン、As，Sbなどに置
換すればよい。
ネル型MOSトランジスタを用いた説明したが、
Ｐチヤネル型にするにはすべての不純物の導電型
を逆にする不純物を用いることで達成できる。リ
ンやAsはＢやAlに、Ｂはリン、As，Sbなどに置
換すればよい。
［発明の効果］
以上本発明を詳細な実施例によつて説明してき
たが、スイツチトランジスタを基板面に形成した
ものでは同平面面積で従来型のメモリセルよりキ
ヤパシタ容量CSで２〜３倍、SOI層中に形成した
ものは数倍のCS増加が可能である。実際には、溝
の形状は完全に直平面で構成されるわけではな
く、多少丸みを帯び、また微細部でのリソグラフ
イの解像力低下のため設計形状が正方形であつた
としても、円形になる場合があるが、この場合で
もCSの減少は10〜20％にとどまる。
たが、スイツチトランジスタを基板面に形成した
ものでは同平面面積で従来型のメモリセルよりキ
ヤパシタ容量CSで２〜３倍、SOI層中に形成した
ものは数倍のCS増加が可能である。実際には、溝
の形状は完全に直平面で構成されるわけではな
く、多少丸みを帯び、また微細部でのリソグラフ
イの解像力低下のため設計形状が正方形であつた
としても、円形になる場合があるが、この場合で
もCSの減少は10〜20％にとどまる。
α線によるダイナミツクメモリの誤動作は、CS
が10％増加しても１桁以上改善される場合が多い
ので、CSの２倍以上の増加はその規模のメモリの
信頼性を上昇するばかりでなく、さらに大規模の
メモリ実現を可能とする。
が10％増加しても１桁以上改善される場合が多い
ので、CSの２倍以上の増加はその規模のメモリの
信頼性を上昇するばかりでなく、さらに大規模の
メモリ実現を可能とする。
また本発明は構成上、α線によつてSi基板内に
発生する大量の電子−正孔対は、直接キヤパシタ
電極１９に流入することが極めて少なく、特に
SOIを用いたものでは全く流入しないので特にα
線に対して強い特長を有する。
発生する大量の電子−正孔対は、直接キヤパシタ
電極１９に流入することが極めて少なく、特に
SOIを用いたものでは全く流入しないので特にα
線に対して強い特長を有する。
第１図〜第５図は従来のメモリセルを説明する
図、第６図〜第１５図はそれぞれ本発明の実施例
を示す図である。 符号の説明、１……キヤパシタ、２……スイツ
チトランジスタ、３……ビツト線、４……ワード
線、５……センスアンプ、６……寄生容量、７…
…活性領域、８……プレート、９……コンタクト
孔、１０……Si基板、１１……フイールド酸化
膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散
層、１６……キヤパシタ領域、１７……溝、１８
……キヤパシタ絶縁膜、１９……キヤパシタ電
極、２０……キヤパシタ電極接続孔、２１……エ
ピタキシヤル層、２２……第２プレート、２３…
…SOI部、２４……トランジスタチヤネル部。
図、第６図〜第１５図はそれぞれ本発明の実施例
を示す図である。 符号の説明、１……キヤパシタ、２……スイツ
チトランジスタ、３……ビツト線、４……ワード
線、５……センスアンプ、６……寄生容量、７…
…活性領域、８……プレート、９……コンタクト
孔、１０……Si基板、１１……フイールド酸化
膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散
層、１６……キヤパシタ領域、１７……溝、１８
……キヤパシタ絶縁膜、１９……キヤパシタ電
極、２０……キヤパシタ電極接続孔、２１……エ
ピタキシヤル層、２２……第２プレート、２３…
…SOI部、２４……トランジスタチヤネル部。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉して設
けられた複数のビツト線と、該ワード線とビツト
線との交点に設けられた複数のメモリセルと、 上記ビツト線に読みだされた情報を増幅して出
力する出力回路とを有する半導体メモリにおい
て、 上記メモリセルは情報を蓄積するための容量
と、該容量への情報の読み書きを制御するスイツ
チトランジスタとを含み、 上記容量は半導体基体に設けられた溝と、該溝
の表面に設けられたSiO2とSi3N4との複合膜から
なる絶縁膜と、該絶縁膜上に設けられた電極を有
し、該電極に情報を蓄積してなり、かつ、上記溝
は一つのメモリセルに一つ設けられ、かつ、 上記スイツチトランジスタの第一の電極は上記
ワード線に電気的に接続され、上記スイツチトラ
ンジスタの第二の電極は上記ビツト線に電気的に
接続され、上記スイツチトランジスタの第三の電
極は上記電極に電気的に接続されていることを特
徴とする半導体メモリ。 ２ 上記半導体基体の上記溝が設けられた部分に
は、上記半導体基体の不純物濃度より高濃度の不
純物領域が設けられ、かつ、上記半導体基体は、
上記半導体基体の不純物濃度より高濃度の半導体
基板に上に設けられてなることを特徴とする特許
請求の範囲第１項記載の半導体メモリ。 ３ 上記半導体基体の上記溝が設けられた部分に
は、上記半導体基体の不純物濃度より高濃度の不
純物領域が設けられてなり、かつ、 上記半導体基体は、上記半導体基体の不純物濃
度より高濃度の半導体基板の上に設けられてな
り、かつ、 上記不純物領域は上記高濃度の半導体基板と接
触していることを特徴とする特許請求の範囲第１
項記載の半導体メモリ。 ４ 上記電極上には、絶縁膜を介して第二の電極
が設けられてなることを特徴とする特許請求の範
囲第１項乃至第３項の何れかに記載の半導体メモ
リ。 ５ 上記ビツト線は、上記ワード線上に、絶縁膜
を介して設けられてなることを特徴とする特許請
求の範囲第１項乃至第４項の何れかに記載の半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150281A JPH01152661A (ja) | 1988-06-20 | 1988-06-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150281A JPH01152661A (ja) | 1988-06-20 | 1988-06-20 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192478A Division JPS5982761A (ja) | 1982-11-04 | 1982-11-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152661A JPH01152661A (ja) | 1989-06-15 |
| JPH0577342B2 true JPH0577342B2 (ja) | 1993-10-26 |
Family
ID=15493544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150281A Granted JPH01152661A (ja) | 1988-06-20 | 1988-06-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01152661A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4541860B2 (ja) | 2004-12-08 | 2010-09-08 | キヤノン株式会社 | 画像形成装置及び画像形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948547B2 (ja) * | 1976-06-18 | 1984-11-27 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS53112686A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
-
1988
- 1988-06-20 JP JP63150281A patent/JPH01152661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01152661A (ja) | 1989-06-15 |
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