JPH0618265B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH0618265B2 JPH0618265B2 JP59087684A JP8768484A JPH0618265B2 JP H0618265 B2 JPH0618265 B2 JP H0618265B2 JP 59087684 A JP59087684 A JP 59087684A JP 8768484 A JP8768484 A JP 8768484A JP H0618265 B2 JPH0618265 B2 JP H0618265B2
- Authority
- JP
- Japan
- Prior art keywords
- charge transfer
- channel
- transfer device
- horizontal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は水平走査部に電荷移送素子を持つ固体撮像素子
に係り、特に暗電流、固定パターン雑音を低減し、電荷
の移送効率を高くした固体撮像素子に関するものであ
る。
に係り、特に暗電流、固定パターン雑音を低減し、電荷
の移送効率を高くした固体撮像素子に関するものであ
る。
従来の固体撮像素子の問題点を第１図，第２図を用いて
説明する。
説明する。
第１図は光ダイオードから成る光電変換素子１、垂直電
荷移送素子２、水平電荷移送素子３、出力増幅回路４、
および結合部からなるＩＬ（インターライン）型ＣＣＤ
撮像素子であり、５−１，５−２及び６−１，６−２は
各々垂直電荷移送素子、水平電荷移送素子の駆動用クロ
ツク線である。７−１，７−２は光電変換素子１から垂
直電荷移送素子２へ電荷を移すための転送部領域であ
る。８は垂直電荷移送素子２から水平電荷移送素子３へ
電荷を移すための結合部領域である。
荷移送素子２、水平電荷移送素子３、出力増幅回路４、
および結合部からなるＩＬ（インターライン）型ＣＣＤ
撮像素子であり、５−１，５−２及び６−１，６−２は
各々垂直電荷移送素子、水平電荷移送素子の駆動用クロ
ツク線である。７−１，７−２は光電変換素子１から垂
直電荷移送素子２へ電荷を移すための転送部領域であ
る。８は垂直電荷移送素子２から水平電荷移送素子３へ
電荷を移すための結合部領域である。
第２図は第１図の１列分の結合部領域８の平面図を示し
たものである。電荷移送素子は垂直，水平とも各々、２
相パルス群５−１，５−２及び６−１，６−２で駆動す
るものを示している。２１の領域は電荷転送用のチヤネ
ルであり、２２は例えば第１層目のゲート、２３は例え
ば第２層目のゲートであり、ＷＶ，ＷＨは各々垂直，水
平電荷移送素子のチヤネル幅である。電荷は図の上から
下に転送され、水平電荷移送素子に送り込まれた後、右
から左に転送される。ここで２４の斜線領域が結合部チ
ヤネル領域である。この従来例では２４の領域は水平電
荷移送素子を構成する第１層ゲート２２下に設けられ、
このゲートで制御されている。
たものである。電荷移送素子は垂直，水平とも各々、２
相パルス群５−１，５−２及び６−１，６−２で駆動す
るものを示している。２１の領域は電荷転送用のチヤネ
ルであり、２２は例えば第１層目のゲート、２３は例え
ば第２層目のゲートであり、ＷＶ，ＷＨは各々垂直，水
平電荷移送素子のチヤネル幅である。電荷は図の上から
下に転送され、水平電荷移送素子に送り込まれた後、右
から左に転送される。ここで２４の斜線領域が結合部チ
ヤネル領域である。この従来例では２４の領域は水平電
荷移送素子を構成する第１層ゲート２２下に設けられ、
このゲートで制御されている。
このような構造の利点、欠点を次に説明する。第２図点
Ａ−Ｂ間の断面構造及び移送時の電位図を第３図（ａ）
及び（ｂ），（ｃ）に示してある。例えば、３１はＰ形
Ｓｉ基板であり、３２は埋め込みチヤネル形成のための
Ｎ層、３３は第２ゲート電極３４下に形成されたＰ層で
ある。３５，３６は各々第１，第２ゲート酸化膜であ
る。第１ゲート電極３７のしきい電圧はＮ層のためにＶ
TD（負の値）、第２ゲート電極下のしきい電圧はＰ層２
２のためＶTD よりも大きなＶTEとなつている（ＶTE＞
ＶTD）。２相駆動パルスが各々、（１）６−１電極が高
電圧ＶＨ、６−２電極が低電圧ＶＬの時の電位は第３図
（ｂ）に示してあるが、ある第１ゲート下部、３８部に
蓄積されていた電極４０は次段の第１ゲート下部、３９
部に転送される。次に（２）６−１電極がＶＬ、６−２
電極がＶＨとなる（同図（ｃ））と、電荷４０は次段に
転送され、３８部には前段より、電荷４１が転送されて
くる。この（１），（２）を繰返す事により電荷を転送
している。この時の最大転送電荷量ＱＳは第１ゲート電
極下のチヤネル容量Ｃ１とすると、ＱＳＣ１×Ｖ
Ｂ（ＶＢＶTE−ＶTD）である。
Ａ−Ｂ間の断面構造及び移送時の電位図を第３図（ａ）
及び（ｂ），（ｃ）に示してある。例えば、３１はＰ形
Ｓｉ基板であり、３２は埋め込みチヤネル形成のための
Ｎ層、３３は第２ゲート電極３４下に形成されたＰ層で
ある。３５，３６は各々第１，第２ゲート酸化膜であ
る。第１ゲート電極３７のしきい電圧はＮ層のためにＶ
TD（負の値）、第２ゲート電極下のしきい電圧はＰ層２
２のためＶTD よりも大きなＶTEとなつている（ＶTE＞
ＶTD）。２相駆動パルスが各々、（１）６−１電極が高
電圧ＶＨ、６−２電極が低電圧ＶＬの時の電位は第３図
（ｂ）に示してあるが、ある第１ゲート下部、３８部に
蓄積されていた電極４０は次段の第１ゲート下部、３９
部に転送される。次に（２）６−１電極がＶＬ、６−２
電極がＶＨとなる（同図（ｃ））と、電荷４０は次段に
転送され、３８部には前段より、電荷４１が転送されて
くる。この（１），（２）を繰返す事により電荷を転送
している。この時の最大転送電荷量ＱＳは第１ゲート電
極下のチヤネル容量Ｃ１とすると、ＱＳＣ１×Ｖ
Ｂ（ＶＢＶTE−ＶTD）である。
第２図において電荷転送時、電荷はチヤネル幅ＷＨの領
域を転送されるが、この領域から第１ゲート電極で制御
されている結合部チヤネル領域２４に電荷が流れ込み、
再びチヤネル幅ＷＨ内に引き戻された後に、次段に転送
されるような動作となると、ここで転送の損失が生じる
ため、一般的には対策として次のように設計している。
すなわち、チヤネル幅が狭くなると素子分離領域（チヤ
ネル以外の領域）下のＰ層の横方向拡散により、しきい
電圧が上昇する事による狭チヤネル効果（第４図に示
す）を利用して、領域２４部のチヤネル幅をＷＶ（すな
わちΔＶＴＶＢとなるように）とし、しきい電圧をＶ
T18 （ＶT18 ＝ＶT1＋ΔＴＴ）とする事により、結合部
領域２４に電荷が流れ込まないようにしている。
域を転送されるが、この領域から第１ゲート電極で制御
されている結合部チヤネル領域２４に電荷が流れ込み、
再びチヤネル幅ＷＨ内に引き戻された後に、次段に転送
されるような動作となると、ここで転送の損失が生じる
ため、一般的には対策として次のように設計している。
すなわち、チヤネル幅が狭くなると素子分離領域（チヤ
ネル以外の領域）下のＰ層の横方向拡散により、しきい
電圧が上昇する事による狭チヤネル効果（第４図に示
す）を利用して、領域２４部のチヤネル幅をＷＶ（すな
わちΔＶＴＶＢとなるように）とし、しきい電圧をＶ
T18 （ＶT18 ＝ＶT1＋ΔＴＴ）とする事により、結合部
領域２４に電荷が流れ込まないようにしている。
以上述べた従来例では狭チヤネル効果を利用して、結合
部のチヤネル幅を狭くし、１つのゲート電極下にチヤネ
ルを形成するという簡単で効果的な方法により水平電荷
移送素子内での電荷転送効率の劣化を防ぐ事ができると
いう利点があるが、反面次のような欠点が生じてくる。
部のチヤネル幅を狭くし、１つのゲート電極下にチヤネ
ルを形成するという簡単で効果的な方法により水平電荷
移送素子内での電荷転送効率の劣化を防ぐ事ができると
いう利点があるが、反面次のような欠点が生じてくる。
１．結合部のチヤネル幅は垂直電荷移送素子のチヤネル
幅より狭くできない（狭くするとこの部分での狭チヤネ
ル効果により、電荷に対する障壁が発生し、水平電荷移
送素子への電荷転送効率が劣化する）ため、垂直電荷移
送素子のチヤネル面積が制限され、最大転送電荷量が小
さく制限されてしまう。
幅より狭くできない（狭くするとこの部分での狭チヤネ
ル効果により、電荷に対する障壁が発生し、水平電荷移
送素子への電荷転送効率が劣化する）ため、垂直電荷移
送素子のチヤネル面積が制限され、最大転送電荷量が小
さく制限されてしまう。
２．結合部下の不純物分布及び垂直電荷移送素子下の不
純物分布は、水平電荷移送素子下部の最適不純物分布と
異なるため、垂直電荷移送素子用の新たな設計を必要と
している。垂直，水平ともに同じＮ層３２、Ｐ層３３を
用いると、結合部、垂直電荷移送素子での電荷の転送効
率が劣化するばかりでなく、電荷が酸化膜界面下を流れ
るようになり、暗電流が増加する。
純物分布は、水平電荷移送素子下部の最適不純物分布と
異なるため、垂直電荷移送素子用の新たな設計を必要と
している。垂直，水平ともに同じＮ層３２、Ｐ層３３を
用いると、結合部、垂直電荷移送素子での電荷の転送効
率が劣化するばかりでなく、電荷が酸化膜界面下を流れ
るようになり、暗電流が増加する。
本発明の目的は結合部に狭チヤネル効果を利用せずに、
水平電荷移送素子の転送効率の劣化を防ぐための新しい
結合部平面構造を提供することにある。
水平電荷移送素子の転送効率の劣化を防ぐための新しい
結合部平面構造を提供することにある。
本発明の撮像素子は水平電荷移送素子で電荷転送を行な
つている場合に、結合部チヤネル領域に流入した電荷を
高速で電荷移送素子のチヤネル領域に引き戻すために、
結合部チヤネル領域を２つのゲート電極で制御する平面
構造としたことを特徴とするものである。
つている場合に、結合部チヤネル領域に流入した電荷を
高速で電荷移送素子のチヤネル領域に引き戻すために、
結合部チヤネル領域を２つのゲート電極で制御する平面
構造としたことを特徴とするものである。
第５図は本発明の実施例であり、第２図の従来例と対応
させたものである。垂直電荷移送素子（または垂直出力
線）２および結合部チヤネル幅をＷＶ′と広くし、転送
電荷量を大きくしている。ここで結合部チヤネル領域を
第１ゲート下の領域（斜線領域５１）と第２ゲート下の
領域（２重斜線領域５２）とで形成している事が本発明
の要点である。
させたものである。垂直電荷移送素子（または垂直出力
線）２および結合部チヤネル幅をＷＶ′と広くし、転送
電荷量を大きくしている。ここで結合部チヤネル領域を
第１ゲート下の領域（斜線領域５１）と第２ゲート下の
領域（２重斜線領域５２）とで形成している事が本発明
の要点である。
すなわち、水平電荷移送素子で電荷転送時、５３の第１
ゲート下に転送されてきた電荷の一部は結合部チヤネル
領域５１にも流入する。次に次段５４の第１ゲート下に
電荷転送を行なう時、領域５１部の電荷は第２ゲート電
極下の５２領域の形成する電界に引かれ、高速で５２領
域を介し、第１ゲート電極下に流出する。その結果、結
合部チヤネル領域５１，５２に伴なう転送効率の劣化を
防止できる。
ゲート下に転送されてきた電荷の一部は結合部チヤネル
領域５１にも流入する。次に次段５４の第１ゲート下に
電荷転送を行なう時、領域５１部の電荷は第２ゲート電
極下の５２領域の形成する電界に引かれ、高速で５２領
域を介し、第１ゲート電極下に流出する。その結果、結
合部チヤネル領域５１，５２に伴なう転送効率の劣化を
防止できる。
以上のように、本発明を採用すれば、狭チヤネル効果を
使う必要がないため、垂直電荷移送素子のチヤネル幅を
大きくし、転送可能電荷量を大きくできるばかりでな
く、垂直電荷移送素子に水平電荷移送素子と同じ、最適
な不純物分布を採用でき、転送効率の劣化、暗電流の増
加を防ぐ事ができる。なお第５図の実施例においては２
２は第１層目のＰoly Ｓｉ電極、２３は第２層目のＰol
y Ｓｉ電極であるが、この構成を逆にした実施例が第７
図に示してあり、このように構成を逆にしても、同じ効
果が期待できるのは明らかである。さらに、結合部の第
２層目のＰoly Ｓｉ電極７１下の電荷はクロツクパルス
電圧に依らず、常に、第１層目のＰoly Ｓｉ電極７２下
の電位に引つ張られるため、さらに本発明の効果を大き
くできる。
使う必要がないため、垂直電荷移送素子のチヤネル幅を
大きくし、転送可能電荷量を大きくできるばかりでな
く、垂直電荷移送素子に水平電荷移送素子と同じ、最適
な不純物分布を採用でき、転送効率の劣化、暗電流の増
加を防ぐ事ができる。なお第５図の実施例においては２
２は第１層目のＰoly Ｓｉ電極、２３は第２層目のＰol
y Ｓｉ電極であるが、この構成を逆にした実施例が第７
図に示してあり、このように構成を逆にしても、同じ効
果が期待できるのは明らかである。さらに、結合部の第
２層目のＰoly Ｓｉ電極７１下の電荷はクロツクパルス
電圧に依らず、常に、第１層目のＰoly Ｓｉ電極７２下
の電位に引つ張られるため、さらに本発明の効果を大き
くできる。
また、本発明は結合部を２つのゲート電極でなく、３つ
の電極で制御できる構造とした第６図の実施例でも同じ
効果が期待でき、採用方法により、２つ以上のゲート電
極で制御できる構造も可能である。
の電極で制御できる構造とした第６図の実施例でも同じ
効果が期待でき、採用方法により、２つ以上のゲート電
極で制御できる構造も可能である。
本発明によれば垂直電荷移送素子、結合部のチヤネル幅
を広くでき、かつ結合部に流入した電荷を高速で流出で
きるため、（１）垂直電荷移送素子の転送効率劣化およ
び結合部での転送効率の劣化を防ぎ、かつ（２）結合部
領域に伴なう水平電荷移送素子の転送効率の劣化を防ぐ
事ができる。さらに将来、画素数の高集積化時には結合
部のチヤネル幅を自由に設計できるという本発明の利点
を生かし、レイアウトが容易にできるという効果が得ら
れる。
を広くでき、かつ結合部に流入した電荷を高速で流出で
きるため、（１）垂直電荷移送素子の転送効率劣化およ
び結合部での転送効率の劣化を防ぎ、かつ（２）結合部
領域に伴なう水平電荷移送素子の転送効率の劣化を防ぐ
事ができる。さらに将来、画素数の高集積化時には結合
部のチヤネル幅を自由に設計できるという本発明の利点
を生かし、レイアウトが容易にできるという効果が得ら
れる。
第１図は固体撮像素子の要部平面図、第２図は従来の電
荷移送結合部領域の平面図、第３図は第２図Ａ−Ｂ部断
面図および電位図、第４図は狭チヤネル効果を示すグラ
フ、第５乃至７図は本発明の一実施例を示す素子要部の
平面図である。 ２……垂直電荷移送素子、３……水平電荷移送素子、２
１……電荷移送用チヤネル、２２……第１層目ゲート、
２３……第２層目ゲート、５１……第１ゲート下結合部
チヤネル領域、５２……第２ゲート下結合部チヤネル領
域。
荷移送結合部領域の平面図、第３図は第２図Ａ−Ｂ部断
面図および電位図、第４図は狭チヤネル効果を示すグラ
フ、第５乃至７図は本発明の一実施例を示す素子要部の
平面図である。 ２……垂直電荷移送素子、３……水平電荷移送素子、２
１……電荷移送用チヤネル、２２……第１層目ゲート、
２３……第２層目ゲート、５１……第１ゲート下結合部
チヤネル領域、５２……第２ゲート下結合部チヤネル領
域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大場 信弥 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 安藤 治久 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 尾崎 俊文 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 竹本 一八男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (1)
- 【請求項１】半導体基板の主面上に、複数の光電変換素
子と、該光電変換素子で蓄積された信号電荷を取り出す
転送ゲートと、該転送ゲートに接続され、該信号電荷を
垂直方向に送り出す第１のチャネルを有する垂直電荷移
送素子と、垂直方向に送り出された該信号電荷を水平方
向に送り出す第２のチャネルを有する水平電荷移送素子
と、該垂直電荷移送素子と該水平電荷移送素子とが接続
する結合部とを集積化した固体撮像素子において、上記
水平電荷移送素子は互いに隣接する第１及び第２の電極
を複数組有し、上記信号電荷の水平方向の流れに対して
上流側に設けられた第１の電極と下流側に設けられた第
２の電極とは、上記結合部において上記第２のチャネル
から上記第１のチャネル部まで伸延し、かつ上記第１の
電極は第２の電極よりも長く、その先端が該第１のチャ
ネル部を水平方向に蓋って形成されていることを特徴と
する固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087684A JPH0618265B2 (ja) | 1984-05-02 | 1984-05-02 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087684A JPH0618265B2 (ja) | 1984-05-02 | 1984-05-02 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231360A JPS60231360A (ja) | 1985-11-16 |
| JPH0618265B2 true JPH0618265B2 (ja) | 1994-03-09 |
Family
ID=13921752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087684A Expired - Lifetime JPH0618265B2 (ja) | 1984-05-02 | 1984-05-02 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618265B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125969A (ja) * | 1982-01-22 | 1983-07-27 | Nec Corp | 固体撮像装置 |
-
1984
- 1984-05-02 JP JP59087684A patent/JPH0618265B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60231360A (ja) | 1985-11-16 |
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