JPH0618321B2 - タイマー回路 - Google Patents
タイマー回路Info
- Publication number
- JPH0618321B2 JPH0618321B2 JP22850284A JP22850284A JPH0618321B2 JP H0618321 B2 JPH0618321 B2 JP H0618321B2 JP 22850284 A JP22850284 A JP 22850284A JP 22850284 A JP22850284 A JP 22850284A JP H0618321 B2 JPH0618321 B2 JP H0618321B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- counting device
- time counting
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Measurement Of Predetermined Time Intervals (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はリセット信号を具備したタイマー回路に関す
る。
る。
従来のタイマー回路を第４図に示す。図中１はスタート
信号ＳＴをゲート入力とするＮチャネル型トランジス
タ、２はスタート信号を保持するフリップフロップ、３
はリセット信号ＲＳをゲート入力とするリセット用Ｎチ
ャネル型トランジスタ、４はタイムカウント装置、５は
インバータ、６は遅延回路、７はアンド回路である。上
記タイムカウント装置４は第５図のタイミング図で示す
動作をする。
信号ＳＴをゲート入力とするＮチャネル型トランジス
タ、２はスタート信号を保持するフリップフロップ、３
はリセット信号ＲＳをゲート入力とするリセット用Ｎチ
ャネル型トランジスタ、４はタイムカウント装置、５は
インバータ、６は遅延回路、７はアンド回路である。上
記タイムカウント装置４は第５図のタイミング図で示す
動作をする。
第４図のタイマー回路は、スタート信号ＳＴがトランジ
スタ１のゲートに入ると、フリップフロップ２でラッチ
動作が行なわれ、ノード８が“Ｈ”（高レベル）となっ
てタイムカウント装置４が始動する。そして第５図に示
すように、タイムカウント装置４で決められた時刻Ｔの
後に、ノード９の電位が“Ｈ”から“Ｌ”（低レベル）
になる。このときアンド回路７から、遅延回路６での信
号遅延時間ｔｏの幅で“Ｈ”となるリセット信号ＲＳが
発生する。
スタ１のゲートに入ると、フリップフロップ２でラッチ
動作が行なわれ、ノード８が“Ｈ”（高レベル）となっ
てタイムカウント装置４が始動する。そして第５図に示
すように、タイムカウント装置４で決められた時刻Ｔの
後に、ノード９の電位が“Ｈ”から“Ｌ”（低レベル）
になる。このときアンド回路７から、遅延回路６での信
号遅延時間ｔｏの幅で“Ｈ”となるリセット信号ＲＳが
発生する。
しかしながら第４図の回路は、例えば上記リセット信号
ＲＳの“Ｈ”レベルが出力され始め、まだリセットに必
要な一定の時間ｔｏが経っていないとき（この時間ｔｏ
が充分経過した場合には、トランジスタ３を介してノー
ド８が“Ｌ”レベルになるのに充分な時間及び駆動能力
が確保されたことになり、つまりリセット信号のパルス
幅が充分確保されたことになる）にスタート信号ＳＴが
入った場合、フリップフロップ２の左側入力が“Ｌ”レ
ベルであり、したがってこの時、ノード８が“Ｌ”レベ
ルになるべきであったものが、上記トランジスタ１側か
ら駆動されるフリップフロップ２の駆動能力が、トラン
ジスタ３のオンでノード８を“Ｌ”レベルにする能力よ
り強いことにより、フリップフロップ２の右側出力のノ
ード８がもとの“Ｈ”レベルになってしまい、ノード９
も再度“Ｈ”レベルになり（ノード９は第５図の左側の
立ち上がり部分のような波形となる）、インバータ５の
出力が“Ｌ”レベルになるからリセット信号ＲＳはその
時点で打ち切られることになり、規定されたパルス幅の
リセット信号ＲＳを得ることができない。よって第４図
のタイマー回路によって制御される装置が完全にリセッ
トされないおそれがあり、次の動作に影響を与えること
になる。
ＲＳの“Ｈ”レベルが出力され始め、まだリセットに必
要な一定の時間ｔｏが経っていないとき（この時間ｔｏ
が充分経過した場合には、トランジスタ３を介してノー
ド８が“Ｌ”レベルになるのに充分な時間及び駆動能力
が確保されたことになり、つまりリセット信号のパルス
幅が充分確保されたことになる）にスタート信号ＳＴが
入った場合、フリップフロップ２の左側入力が“Ｌ”レ
ベルであり、したがってこの時、ノード８が“Ｌ”レベ
ルになるべきであったものが、上記トランジスタ１側か
ら駆動されるフリップフロップ２の駆動能力が、トラン
ジスタ３のオンでノード８を“Ｌ”レベルにする能力よ
り強いことにより、フリップフロップ２の右側出力のノ
ード８がもとの“Ｈ”レベルになってしまい、ノード９
も再度“Ｈ”レベルになり（ノード９は第５図の左側の
立ち上がり部分のような波形となる）、インバータ５の
出力が“Ｌ”レベルになるからリセット信号ＲＳはその
時点で打ち切られることになり、規定されたパルス幅の
リセット信号ＲＳを得ることができない。よって第４図
のタイマー回路によって制御される装置が完全にリセッ
トされないおそれがあり、次の動作に影響を与えること
になる。
本発明は上記実情に鑑みてなされたもので、規定された
パルス幅のリセット信号を正確に発生するタイマー回路
を提供しようとするものである。
パルス幅のリセット信号を正確に発生するタイマー回路
を提供しようとするものである。
本発明は、待機時には出力が第１の論理レベル（例えば
“Ｈ”レベル）であり、入力が第２の論理レベル（例え
ば“Ｌ”レベル）から第１の論理レベルになって動作を
開始すると、設定時間後、出力が第１の論理レベルから
第２の論理レベルになるタイムカウント装置をそなえ、
タイマー動作のスタート信号を遅延回路を通して前記タ
イムカウント装置の入力に伝え、前記タイムカウント装
置の入力とタイムカウント装置の出力の反転信号を入力
とする論理積回路からリセット信号を得るようにしたも
のである。
“Ｈ”レベル）であり、入力が第２の論理レベル（例え
ば“Ｌ”レベル）から第１の論理レベルになって動作を
開始すると、設定時間後、出力が第１の論理レベルから
第２の論理レベルになるタイムカウント装置をそなえ、
タイマー動作のスタート信号を遅延回路を通して前記タ
イムカウント装置の入力に伝え、前記タイムカウント装
置の入力とタイムカウント装置の出力の反転信号を入力
とする論理積回路からリセット信号を得るようにしたも
のである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図である。図示される如く、スター
ト信号ＳＴをゲート入力とするＮチャネル型トランジス
タ１１の一端は接地され、他端は、インバータ１３，１
４よりなるフリップフロップ１２の一端に接続される。
フリップフロップ１２の他端は、遅延回路１５の一端と
アンド回路１６の一入力端とリセット用Ｎチャネル型ト
ランジスタ１７の一端にそれぞれ接続される。遅延回路
１５の他端はタイムカウント装置１８の入力端ａとアン
ド回路１９の一入力端にそれぞれ接続される。タイムカ
ウント装置１８の出力端ｂはアンド回路１６の他の入力
端とインバータ２０の入力端にそれぞれ接続され、イン
バータ２０の出力端はアンド回路１９の他の入力端に接
続される。アンド回路１６はタイマー回路出力OUTを送
出し、アンド回路１９はリセット信号ＲＳを出力する。
またアンド回路１９の出力端はトランジスタ１７のゲー
トに接続され、該トランジスタ１７の他端は接地され
る。
図は同実施例の回路図である。図示される如く、スター
ト信号ＳＴをゲート入力とするＮチャネル型トランジス
タ１１の一端は接地され、他端は、インバータ１３，１
４よりなるフリップフロップ１２の一端に接続される。
フリップフロップ１２の他端は、遅延回路１５の一端と
アンド回路１６の一入力端とリセット用Ｎチャネル型ト
ランジスタ１７の一端にそれぞれ接続される。遅延回路
１５の他端はタイムカウント装置１８の入力端ａとアン
ド回路１９の一入力端にそれぞれ接続される。タイムカ
ウント装置１８の出力端ｂはアンド回路１６の他の入力
端とインバータ２０の入力端にそれぞれ接続され、イン
バータ２０の出力端はアンド回路１９の他の入力端に接
続される。アンド回路１６はタイマー回路出力OUTを送
出し、アンド回路１９はリセット信号ＲＳを出力する。
またアンド回路１９の出力端はトランジスタ１７のゲー
トに接続され、該トランジスタ１７の他端は接地され
る。
タイムカウント装置１８は第２図のタイミング図で示す
動作をする。第３図はこのタイムカウント装置１８の具
体例で、２１，２２はトランスファゲート、２３〜２５
はインバータ、２６，２７はコンデンサ、２８，２９は
Ｐチャネル型トランジスタ、３０，３１はＮチャネル型
トランジスタ、ＶDDは電源、φa,φbはクロックパルス
である。この第３図の動作は（第２図参照）、トランジ
スタ２９のゲートに与えられる入力端ａの信号が“Ｌ”
レベルのとき、コンデンサ２７を充電しておく。すると
第３図のタイムカウント装置の出力は、トランジスタ２
８がオンであることにより“Ｈ”レベルを保持する。一
方スタート信号ＳＴで、図示しない回路を駆動し、この
回路からクロックφa,φbの供給を開始すると、トラン
スファゲート２２を開閉することでコンデンサ２７の充
電々荷がコンデンサ２６に放電され、トランスファゲー
ト２１が開閉されることでコンデンサ２６の充電々荷が
接地に放電される。コンデンサ２７の放電が進み、その
端子電圧が一定値まで下るとインバータ２５が反転し、
トランジスタ２８がオフする。この時トランジスタ３１
がオンするようにしておけば、トランジスタ３０，３１
を介して第３図のタイムカウント装置の出力は“Ｌ”レ
ベルに下るものである。
動作をする。第３図はこのタイムカウント装置１８の具
体例で、２１，２２はトランスファゲート、２３〜２５
はインバータ、２６，２７はコンデンサ、２８，２９は
Ｐチャネル型トランジスタ、３０，３１はＮチャネル型
トランジスタ、ＶDDは電源、φa,φbはクロックパルス
である。この第３図の動作は（第２図参照）、トランジ
スタ２９のゲートに与えられる入力端ａの信号が“Ｌ”
レベルのとき、コンデンサ２７を充電しておく。すると
第３図のタイムカウント装置の出力は、トランジスタ２
８がオンであることにより“Ｈ”レベルを保持する。一
方スタート信号ＳＴで、図示しない回路を駆動し、この
回路からクロックφa,φbの供給を開始すると、トラン
スファゲート２２を開閉することでコンデンサ２７の充
電々荷がコンデンサ２６に放電され、トランスファゲー
ト２１が開閉されることでコンデンサ２６の充電々荷が
接地に放電される。コンデンサ２７の放電が進み、その
端子電圧が一定値まで下るとインバータ２５が反転し、
トランジスタ２８がオフする。この時トランジスタ３１
がオンするようにしておけば、トランジスタ３０，３１
を介して第３図のタイムカウント装置の出力は“Ｌ”レ
ベルに下るものである。
このように、入力端ａの信号が“Ｈ”レベルになり、コ
ンデンサ２７の充電を停止してから、出力が“Ｌ”レベ
ルになるまでの時間が、第２図、第６図で示す設定時間
Ｔとなる。
ンデンサ２７の充電を停止してから、出力が“Ｌ”レベ
ルになるまでの時間が、第２図、第６図で示す設定時間
Ｔとなる。
第１図において（第６図のタイムチャート参照）、ノー
ドｂは待機時に“Ｈ”レベルにあるので、トランジスタ
１１にスタート信号ＳＴが入ると、フリップフロップ１
２でラッチ動作（つまりフリップフロップ１２の左側入
力が“Ｌ”、同右側出力が“Ｈ”）が行われ、それと同
時に出力ＯＵＴは“Ｈ”レベルになる。第２図の時間Ｔ
の後（コンデンサ２７の電圧が設定値まで放電したと
き）、ノードｂが“Ｈ”から“Ｌ”になる。それと同時
に出力ＯＵＴは“Ｌ”レベルになり、リセット信号ＲＳ
は立ち上がり、トランジスタ１７がオンするから、フリ
ップフロップ１２はリセットされ、ノードｃは“Ｌ”レ
ベルになる。ノードａの電位は、遅延回路１５でノード
ｃの信号が遅れる間、“Ｈ”レベルのままであるので、
その間リセット信号ＲＳが出力されることになる。そし
てリセット信号ＲＳが出力されている時、スタート信号
ＳＴが入った場合でも、遅延回路１５により、ノードａ
のレベルは、ノードｃのレベルが遅れる間変わらないの
で、リセット信号ＲＳは中断されないものである。
ドｂは待機時に“Ｈ”レベルにあるので、トランジスタ
１１にスタート信号ＳＴが入ると、フリップフロップ１
２でラッチ動作（つまりフリップフロップ１２の左側入
力が“Ｌ”、同右側出力が“Ｈ”）が行われ、それと同
時に出力ＯＵＴは“Ｈ”レベルになる。第２図の時間Ｔ
の後（コンデンサ２７の電圧が設定値まで放電したと
き）、ノードｂが“Ｈ”から“Ｌ”になる。それと同時
に出力ＯＵＴは“Ｌ”レベルになり、リセット信号ＲＳ
は立ち上がり、トランジスタ１７がオンするから、フリ
ップフロップ１２はリセットされ、ノードｃは“Ｌ”レ
ベルになる。ノードａの電位は、遅延回路１５でノード
ｃの信号が遅れる間、“Ｈ”レベルのままであるので、
その間リセット信号ＲＳが出力されることになる。そし
てリセット信号ＲＳが出力されている時、スタート信号
ＳＴが入った場合でも、遅延回路１５により、ノードａ
のレベルは、ノードｃのレベルが遅れる間変わらないの
で、リセット信号ＲＳは中断されないものである。
なお本発明は実施例のみに限られることなく、種々の応
用が可能である。例えばアンド（論理積）回路１９はナ
ンド（否定論理積回路）でもよい。
用が可能である。例えばアンド（論理積）回路１９はナ
ンド（否定論理積回路）でもよい。
以上説明した如く本発明によれば、タイマー回路にスタ
ート信号が入ると、それに遅れることなく出力が立ち上
り、かつリセット信号は、遅延回路で規定されたパルス
幅で出力することができ、リセット信号が出力されてい
る時にスタート信号が入った場合でも、リセット信号が
中断されることがない。これにより、タイマー回路によ
って制御される装置が不完全にリセットされ、次の動作
に影響を残すようなことがなくなるものである。
ート信号が入ると、それに遅れることなく出力が立ち上
り、かつリセット信号は、遅延回路で規定されたパルス
幅で出力することができ、リセット信号が出力されてい
る時にスタート信号が入った場合でも、リセット信号が
中断されることがない。これにより、タイマー回路によ
って制御される装置が不完全にリセットされ、次の動作
に影響を残すようなことがなくなるものである。
第１図は本発明の一実施例の回路図、第２図は同回路で
用いたタイムカウント装置自体の作用を示すタイミング
チャート、第３図は同回路の要部を詳細化した回路図、
第４図は従来のタイマー回路図、第５図は同回路で用い
たタイムカウント装置自体の作用を示すタイミングチャ
ート、第６図は第１図の回路動作を示すタイミングチャ
ートである。 １１，１７……Ｎチャネル型トランジスタ、１２……フ
リップフロップ、１５……遅延回路、１６，１９……ア
ンド回路、１８……タイムカウント装置、２０……イン
バータ。
用いたタイムカウント装置自体の作用を示すタイミング
チャート、第３図は同回路の要部を詳細化した回路図、
第４図は従来のタイマー回路図、第５図は同回路で用い
たタイムカウント装置自体の作用を示すタイミングチャ
ート、第６図は第１図の回路動作を示すタイミングチャ
ートである。 １１，１７……Ｎチャネル型トランジスタ、１２……フ
リップフロップ、１５……遅延回路、１６，１９……ア
ンド回路、１８……タイムカウント装置、２０……イン
バータ。
Claims (1)
- 【請求項１】待機時には出力が第１の論理レベルであ
り、入力が第２の論理レベルから第１の論理レベルにな
って動作を開始すると、設定時間後、出力が第１の論理
レベルから第２の論理レベルになるタイムカウント装置
をそなえ、このタイムカウント装置のタイマー動作のス
タート信号を、スタート信号保持回路及び遅延回路を通
して前記タイムカウント装置の入力に伝え、前記タイム
カウント装置の出力と前記スタート信号保持回路の出力
との論理積回路から出力を得、また前記タイムカウント
装置の入力と前記タイムカウント装置の出力の反転信号
を入力とする論理積回路からリセット信号を得る手段を
有し、この手段の出力で前記遅延回路の入力側をリセッ
ト状態に制御するようにしたことを特徴とするタイマー
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22850284A JPH0618321B2 (ja) | 1984-10-30 | 1984-10-30 | タイマー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22850284A JPH0618321B2 (ja) | 1984-10-30 | 1984-10-30 | タイマー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105926A JPS61105926A (ja) | 1986-05-24 |
| JPH0618321B2 true JPH0618321B2 (ja) | 1994-03-09 |
Family
ID=16877449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22850284A Expired - Fee Related JPH0618321B2 (ja) | 1984-10-30 | 1984-10-30 | タイマー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618321B2 (ja) |
-
1984
- 1984-10-30 JP JP22850284A patent/JPH0618321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105926A (ja) | 1986-05-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |