JPH0450629B2 - - Google Patents
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- JPH0450629B2 JPH0450629B2 JP57143708A JP14370882A JPH0450629B2 JP H0450629 B2 JPH0450629 B2 JP H0450629B2 JP 57143708 A JP57143708 A JP 57143708A JP 14370882 A JP14370882 A JP 14370882A JP H0450629 B2 JPH0450629 B2 JP H0450629B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- register
- hold
- state
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホールド制御用外部端子を有する
CMOS形１チツプマイクロプロセツサに関する。
CMOS形１チツプマイクロプロセツサに関する。
CMOS形のマイクロプロセツサにおけるホー
ルド機能とは、CMOS回路の消費電力特性を利
用した低消費電力化のための機能である。ここで
CMOS回路の消費電力特性について説明する。
第１図ａはＰチヤネルMOSFETQPおよびＮチヤ
ネルMOSFETQNからなるCMOSインバータの回
路図であり、第１図ｂは両MOSFETをスイツチ
SP、SNに置き替えて表現した等価回路図である。
なお、第１図ａ，ｂ中の容量CLは寄生容量であ
る。いま第１図ａのCMOSインバータに入力信
号として第２図に示すような電圧Viを与える。
CMOSインバータでは入力電圧Viの立ち上がり
や立ち下がりの時のみ、第１図ｂ中矢印で示すよ
うなCLの充電電流あるいは放電電流が流れる。
そしていま上記充電電流の方向を正極性、放電電
流の方向をい負極性とすると、このCMOSイン
バータには第２図の波形図に示すようなタイミン
グで電流ipが流れる。一方、上記CMOSインバー
タで消費される電力は、出力電圧Vpと電流ipとの
積で与えられるため、この消費電力Ppは第２図に
示すようになる。また平均電力は第２図中破線で
示すようなレベルとなる。すなわち、CMOS回
路では、スイツチングの際に容量の充放電流が流
れて電力が消費される。したがつて、これをいい
かえれば、静止状態における消費電力はリーク成
分を除けば０にすることができる。CMOS形の
マイクロプロセツサではこの特性を利用して、動
作を停止させるとき（ホールド動作）は内蔵して
いる発振回路を始めとする内部回路のスイツチン
グ動作をすべて停止させることにより低消費電力
化を計つている。
ルド機能とは、CMOS回路の消費電力特性を利
用した低消費電力化のための機能である。ここで
CMOS回路の消費電力特性について説明する。
第１図ａはＰチヤネルMOSFETQPおよびＮチヤ
ネルMOSFETQNからなるCMOSインバータの回
路図であり、第１図ｂは両MOSFETをスイツチ
SP、SNに置き替えて表現した等価回路図である。
なお、第１図ａ，ｂ中の容量CLは寄生容量であ
る。いま第１図ａのCMOSインバータに入力信
号として第２図に示すような電圧Viを与える。
CMOSインバータでは入力電圧Viの立ち上がり
や立ち下がりの時のみ、第１図ｂ中矢印で示すよ
うなCLの充電電流あるいは放電電流が流れる。
そしていま上記充電電流の方向を正極性、放電電
流の方向をい負極性とすると、このCMOSイン
バータには第２図の波形図に示すようなタイミン
グで電流ipが流れる。一方、上記CMOSインバー
タで消費される電力は、出力電圧Vpと電流ipとの
積で与えられるため、この消費電力Ppは第２図に
示すようになる。また平均電力は第２図中破線で
示すようなレベルとなる。すなわち、CMOS回
路では、スイツチングの際に容量の充放電流が流
れて電力が消費される。したがつて、これをいい
かえれば、静止状態における消費電力はリーク成
分を除けば０にすることができる。CMOS形の
マイクロプロセツサではこの特性を利用して、動
作を停止させるとき（ホールド動作）は内蔵して
いる発振回路を始めとする内部回路のスイツチン
グ動作をすべて停止させることにより低消費電力
化を計つている。
ところで、マイクロプロセツサが動作停止の状
態から処理を再開する場合、発振回路の発振動作
が安定するまでの所定の時間を要するため、発振
が安定するまでは処理を再開しないように工夫す
る必要がある。また再開後の処理の方法には２種
類ある。その１つはデータメモリを除くメモリや
レジスタ等を初期化することにより最初から処理
を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスか
ら継続して実行する方法である。上記いずれの方
法もマイクロプロセツサに応用されているが、以
下後者の方法によるものをホールド動作と称す
る。
態から処理を再開する場合、発振回路の発振動作
が安定するまでの所定の時間を要するため、発振
が安定するまでは処理を再開しないように工夫す
る必要がある。また再開後の処理の方法には２種
類ある。その１つはデータメモリを除くメモリや
レジスタ等を初期化することにより最初から処理
を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスか
ら継続して実行する方法である。上記いずれの方
法もマイクロプロセツサに応用されているが、以
下後者の方法によるものをホールド動作と称す
る。
このホールド動作を１チツプのマイクロプロセ
ツサに応用する場合、従来ではホールド制御用外
部端子に与えられる信号の論理レベルに呼応して
動作を完全に停止させるようにしている。このよ
うな動作を行なわせるための具体的な手段の１つ
としてハードウエアによる直接制御回路がある。
これは上記端子の信号が低レベルになると動作を
停止し、また高レベルになると動作を再開するよ
うに予めハードウエアを構成しておくものであ
る。もう１つの具体的な手段としては、上記端子
の信号の論理レベルをソフトウエア的に認識する
ことによりホールド動作を起動し、再開は端子の
信号を検出するハードウエアで行なうものがあ
る。すなわち、従来の応用ではいずれの場合で
も、ホールド動作はホールド制御用外部端子に入
力される信号により基本的に制御されている。
ツサに応用する場合、従来ではホールド制御用外
部端子に与えられる信号の論理レベルに呼応して
動作を完全に停止させるようにしている。このよ
うな動作を行なわせるための具体的な手段の１つ
としてハードウエアによる直接制御回路がある。
これは上記端子の信号が低レベルになると動作を
停止し、また高レベルになると動作を再開するよ
うに予めハードウエアを構成しておくものであ
る。もう１つの具体的な手段としては、上記端子
の信号の論理レベルをソフトウエア的に認識する
ことによりホールド動作を起動し、再開は端子の
信号を検出するハードウエアで行なうものがあ
る。すなわち、従来の応用ではいずれの場合で
も、ホールド動作はホールド制御用外部端子に入
力される信号により基本的に制御されている。
上記のように従来では、１チツプのマイクロプ
ロセツサにおけるホールド動作は基本的にホール
ド制御用外部端子の信号に基づいて制御されてい
るため、次の様な応用は下向きである。第３図は
従来のCMOS形１チツプマイクロプロセツサを
利用した装置のブロツク図である。この装置はマ
イクロプロセツサ１０に設けられたホールド制御
用外部端子（信号入力端子）１１に、外
部に設けられた発振回路２０からのデユーテイが
50％の発振出力を供給し、これに応答してクロツ
クやタイマ等の比較的短時間で実行されるプログ
ラム処理を一定周期で繰り返し行なわせるように
したものである。そして各処理結果は表示器３０
は順次表示されるようになつている。またこの装
置では、端子１１への入力信号が高レベ
ルになればプロセツサ１０が動作して所定のプロ
グラム処理を実行し、また低レベルになればホー
ルド動作に入る。この場合、上記所定プログラム
処理が極めて短時間で終了しても、信号
がホールド動作要求レベルになつていないので、
マイクロプロセツサ１０の内部ではダミー処理等
を実行して動作していなければならない。
ロセツサにおけるホールド動作は基本的にホール
ド制御用外部端子の信号に基づいて制御されてい
るため、次の様な応用は下向きである。第３図は
従来のCMOS形１チツプマイクロプロセツサを
利用した装置のブロツク図である。この装置はマ
イクロプロセツサ１０に設けられたホールド制御
用外部端子（信号入力端子）１１に、外
部に設けられた発振回路２０からのデユーテイが
50％の発振出力を供給し、これに応答してクロツ
クやタイマ等の比較的短時間で実行されるプログ
ラム処理を一定周期で繰り返し行なわせるように
したものである。そして各処理結果は表示器３０
は順次表示されるようになつている。またこの装
置では、端子１１への入力信号が高レベ
ルになればプロセツサ１０が動作して所定のプロ
グラム処理を実行し、また低レベルになればホー
ルド動作に入る。この場合、上記所定プログラム
処理が極めて短時間で終了しても、信号
がホールド動作要求レベルになつていないので、
マイクロプロセツサ１０の内部ではダミー処理等
を実行して動作していなければならない。
第４図は上記動作における信号とマイ
クロプロセツサ１０における消費電力Ppとの関係
を示す図である。すなわち、信号が高レ
ベルから低レベルに立ち下がると、プログラムに
よりこのレベル変化が検出され、消費電力Ppは０
になる。次に信号が高レベルに立ち上が
ると、まずマイクロプロセツサ１０に内蔵された
内部発振回路が動作を開始する。このとき、内部
発振回路の発振出力が安定するまでの他の内部回
路は動作をしないように構成されているので、信
号が高レベルに立ち上がつた直後におけ
る消費電力は少ないものとなる。そして上記内部
発振回路の発振出力が安定すると、他の内部回路
も動作を開始するための消費電力は大きなものと
なる。この消費電力の大きな状態は、次に信号
HOLDが低レベルに立ち下がりこのレベル変化
が検出されるまで続く。
クロプロセツサ１０における消費電力Ppとの関係
を示す図である。すなわち、信号が高レ
ベルから低レベルに立ち下がると、プログラムに
よりこのレベル変化が検出され、消費電力Ppは０
になる。次に信号が高レベルに立ち上が
ると、まずマイクロプロセツサ１０に内蔵された
内部発振回路が動作を開始する。このとき、内部
発振回路の発振出力が安定するまでの他の内部回
路は動作をしないように構成されているので、信
号が高レベルに立ち上がつた直後におけ
る消費電力は少ないものとなる。そして上記内部
発振回路の発振出力が安定すると、他の内部回路
も動作を開始するための消費電力は大きなものと
なる。この消費電力の大きな状態は、次に信号
HOLDが低レベルに立ち下がりこのレベル変化
が検出されるまで続く。
ところで、上記したように信号が高レ
ベルに立ち上がつた後に、プロセツサ１０はクロ
ツクやタイマ等のプログラム処理を実行するもの
である。ところが、このような処理は極めて短時
間で実行されるので、信号が高レベルと
なつている期間のほとんどではダミー処理等によ
る無駄な電力が消費されていることになる。
ベルに立ち上がつた後に、プロセツサ１０はクロ
ツクやタイマ等のプログラム処理を実行するもの
である。ところが、このような処理は極めて短時
間で実行されるので、信号が高レベルと
なつている期間のほとんどではダミー処理等によ
る無駄な電力が消費されていることになる。
このように従来の１チツプマイクロプロセツサ
におけるホールド動作の応用では、無駄な電力が
多く消費されてしまうという欠点がある。
におけるホールド動作の応用では、無駄な電力が
多く消費されてしまうという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、ホール
ド制御用外部端子を有するマイクロプロセツサに
おいて、この端子に一定期間の信号を供給し、こ
の信号に呼応して所定のプログラム処理を実行さ
せる際の消費電力の低減化を計ることができる
CMOS形１チツプマイクロプロセツサを提供す
ることにある。
たものであり、その目的とするところは、ホール
ド制御用外部端子を有するマイクロプロセツサに
おいて、この端子に一定期間の信号を供給し、こ
の信号に呼応して所定のプログラム処理を実行さ
せる際の消費電力の低減化を計ることができる
CMOS形１チツプマイクロプロセツサを提供す
ることにある。
上記目的を達成するためこの発明にあつては、
ホールド制御用外部端子の信号とは無関係にプロ
グラム処理状態により任意のホールド動作を開始
し、またホールド動作後の再起動は上記端子の信
号の所定レベルの反転に基づいて行なうようにし
ている。
ホールド制御用外部端子の信号とは無関係にプロ
グラム処理状態により任意のホールド動作を開始
し、またホールド動作後の再起動は上記端子の信
号の所定レベルの反転に基づいて行なうようにし
ている。
以下図面を参照してこの発明の一実施例を説明
する。第５図はこの発明に係るCMOS形１チツ
プマイクロプロセツサの要部の構成を示す回路図
である。図において５１はホールド動作を制御す
るための信号が供給される外部端子であ
る。この端子５１に供給される信号はイ
ンバータ５２を介して、セツト・リセツト形のラ
ツチ５３のリセツト入力端に供給されるとともに
２入力のNORゲート５４の一方入力端にも供給
される。また上記ラツチ５３の出力信号Q1は上
記NORゲート５１の他方入力端に供給される。
する。第５図はこの発明に係るCMOS形１チツ
プマイクロプロセツサの要部の構成を示す回路図
である。図において５１はホールド動作を制御す
るための信号が供給される外部端子であ
る。この端子５１に供給される信号はイ
ンバータ５２を介して、セツト・リセツト形のラ
ツチ５３のリセツト入力端に供給されるとともに
２入力のNORゲート５４の一方入力端にも供給
される。また上記ラツチ５３の出力信号Q1は上
記NORゲート５１の他方入力端に供給される。
５５もセツト・リセツト形のラツチであり、こ
のラツチ５５のセツト入力端には、プログラム処
理を実行することにより発生するコマンド信号
COM1が供給される。同じくプログラム処理を実
行することにより発生するもう１つのコマンド信
号COM2が前記ラツチ５３のセツト入力端に供給
される。そして上記ラツチ５５の出力信号Q2は
３つの２入力のANDゲート５６，５７，５８そ
れぞれの一方入力端およびクロツク同期形のクラ
ツチ５９データ入力端それぞれに供給されるとと
もにタイミングジエネレータ６０のリセツト入力
端にも供給される。
のラツチ５５のセツト入力端には、プログラム処
理を実行することにより発生するコマンド信号
COM1が供給される。同じくプログラム処理を実
行することにより発生するもう１つのコマンド信
号COM2が前記ラツチ５３のセツト入力端に供給
される。そして上記ラツチ５５の出力信号Q2は
３つの２入力のANDゲート５６，５７，５８そ
れぞれの一方入力端およびクロツク同期形のクラ
ツチ５９データ入力端それぞれに供給されるとと
もにタイミングジエネレータ６０のリセツト入力
端にも供給される。
上記ANDゲート５６の他方入力端には前記
NORゲート５４の出力信号が供給され、この
ANDゲート５６の出力信号はセツト・リセツト
形のラツチ６１のリセツト入力端に供給される。
また上記ANDゲート５７の他方入力端には上記
タイミングジエネレータ６０から出力されるタイ
ミング信号TG2が供給される。そしてこのAND
ゲート５７の出力信号は上記ラツチ６１のセツト
入力端に供給される。さらにラツチ６１の出力信
号Q3は前記ANDゲート５８の他方入力端に供給
され、このANDゲート５８の出力信号は発振回
路６２に発振制御信号OSCRESETとして供給さ
れる。
NORゲート５４の出力信号が供給され、この
ANDゲート５６の出力信号はセツト・リセツト
形のラツチ６１のリセツト入力端に供給される。
また上記ANDゲート５７の他方入力端には上記
タイミングジエネレータ６０から出力されるタイ
ミング信号TG2が供給される。そしてこのAND
ゲート５７の出力信号は上記ラツチ６１のセツト
入力端に供給される。さらにラツチ６１の出力信
号Q3は前記ANDゲート５８の他方入力端に供給
され、このANDゲート５８の出力信号は発振回
路６２に発振制御信号OSCRESETとして供給さ
れる。
上記発振回路６２は、そこに設けられている２
つの外部端子６３，６４間に外部振動子６５を接
続するとともに両端子６３，６４それぞれとアー
ス電位との間にコンデンサ６６，６７を接続した
上で、上記発振制御信号OSCRESETが低レベル
に設定されると発振を開始するように構成されて
いる。そしてここで発生するクロツク信号CLK
は前記タイミングジエネレータ６０に供給される
とともに分周回路６８にも供給される。
つの外部端子６３，６４間に外部振動子６５を接
続するとともに両端子６３，６４それぞれとアー
ス電位との間にコンデンサ６６，６７を接続した
上で、上記発振制御信号OSCRESETが低レベル
に設定されると発振を開始するように構成されて
いる。そしてここで発生するクロツク信号CLK
は前記タイミングジエネレータ６０に供給される
とともに分周回路６８にも供給される。
タイミングジエネレータ６０は上記クロツク信
号CLKから各種タイミング信号TG1〜TGoを発
生するものであり、上記ラツチ５５の出力信号
Q2が高レベルに立ち上がつたときは、タイミン
グ信号TG１〜TGoの一連の発生動作が完了した
後にリセツトされる。そして、上記タイミングジ
エネレータ６０で発生される信号TG2は前記した
ようにANDゲート５７に供給される。さらに上
記タイミング信号TG2は前記ラツチ５９のクロツ
ク入力端にも供給される。そしてラツチ５９の出
力信号D1はワンシヨツト回路６９を介して前記
分周回路６８のリセツト入力端に供給される。
号CLKから各種タイミング信号TG1〜TGoを発
生するものであり、上記ラツチ５５の出力信号
Q2が高レベルに立ち上がつたときは、タイミン
グ信号TG１〜TGoの一連の発生動作が完了した
後にリセツトされる。そして、上記タイミングジ
エネレータ６０で発生される信号TG2は前記した
ようにANDゲート５７に供給される。さらに上
記タイミング信号TG2は前記ラツチ５９のクロツ
ク入力端にも供給される。そしてラツチ５９の出
力信号D1はワンシヨツト回路６９を介して前記
分周回路６８のリセツト入力端に供給される。
分周回路６８は前記クロツク信号CLKを順次
分周する継続接続された複数個の分周段を有し、
これら各分周段の出力信号は並列的に選択回路７
０に供給される。
分周する継続接続された複数個の分周段を有し、
これら各分周段の出力信号は並列的に選択回路７
０に供給される。
７１，７２はそれぞれクロツク同期形のラツチ
であり、この両ラツチ７１，７２のセツト入力端
には、プログラム処理を実行することにより発生
する２ビツトコマンド信号COM3、COM4それぞ
れが供給される。さらに上記両ラツチ７１，７２
のクロツク入力端には、前記タイミングジエネレ
ータ６０で発生する１つのタイミング信号TGiが
並列的に供給される。そして上記両ラツチ７１，
７２の出力信号D2，D3はともに前記選択回路７
０供給される。
であり、この両ラツチ７１，７２のセツト入力端
には、プログラム処理を実行することにより発生
する２ビツトコマンド信号COM3、COM4それぞ
れが供給される。さらに上記両ラツチ７１，７２
のクロツク入力端には、前記タイミングジエネレ
ータ６０で発生する１つのタイミング信号TGiが
並列的に供給される。そして上記両ラツチ７１，
７２の出力信号D2，D3はともに前記選択回路７
０供給される。
選択回路７０は上記両信号D2、D3の論理状態
に応じて、前記分周回路６８の１の分周段の出力
信号を選択し、この信号は再起動信号
RESTARTとして前記ラツチ５５のリセツト入
力端に供給される。
に応じて、前記分周回路６８の１の分周段の出力
信号を選択し、この信号は再起動信号
RESTARTとして前記ラツチ５５のリセツト入
力端に供給される。
上記NORゲート５４は、上記クラツチ５３が
リセツトされその出力信号Q1が低レベルの時に、
信号が非ホールド状態に対応した高レベ
ルとなり、インバータ５２の出力信号が低レベル
になつたことを検出する。またANDゲート５６
は、上記ラツチ５５セツトされその出力信号Q2
が高レベルの時に、上記NORゲート５４で上記
の状態が検出されてその出力信号が高レベルなつ
たことを検出する。従つて、上記NORゲート５
４ANDゲート５６とからなる回路は、上記ラツ
チ５５がセツト状態の時に、上記ラツチ５３がリ
セツト状態でかつ信号が非ホールド状態
に対応したレベルであることを検出するために設
けられている。上記ANDゲート５７は、上記ラ
ツチ５５がセツト状態の時に、タイミングジエネ
レータ６０から特定のタイミング信号TG2が出力
されたことを検出するために設けられている。ま
た、上記ANDゲート５８は、上記ラツチ５５及
び６１が共にセツト状態であることを検出するた
めに設けられている。さらに、分周回路６８、選
択回路７０及びラツチ７１，７２からなる回路
は、上記発振回路６２が発振を一時停止した発振
再開後に、クロツク信号CLKを分周することに
よつて所定時間を計時し、この所定時間の経過後
にラツチ５５をリセツトするための信号
RESTARTを発生するために設けられている。
リセツトされその出力信号Q1が低レベルの時に、
信号が非ホールド状態に対応した高レベ
ルとなり、インバータ５２の出力信号が低レベル
になつたことを検出する。またANDゲート５６
は、上記ラツチ５５セツトされその出力信号Q2
が高レベルの時に、上記NORゲート５４で上記
の状態が検出されてその出力信号が高レベルなつ
たことを検出する。従つて、上記NORゲート５
４ANDゲート５６とからなる回路は、上記ラツ
チ５５がセツト状態の時に、上記ラツチ５３がリ
セツト状態でかつ信号が非ホールド状態
に対応したレベルであることを検出するために設
けられている。上記ANDゲート５７は、上記ラ
ツチ５５がセツト状態の時に、タイミングジエネ
レータ６０から特定のタイミング信号TG2が出力
されたことを検出するために設けられている。ま
た、上記ANDゲート５８は、上記ラツチ５５及
び６１が共にセツト状態であることを検出するた
めに設けられている。さらに、分周回路６８、選
択回路７０及びラツチ７１，７２からなる回路
は、上記発振回路６２が発振を一時停止した発振
再開後に、クロツク信号CLKを分周することに
よつて所定時間を計時し、この所定時間の経過後
にラツチ５５をリセツトするための信号
RESTARTを発生するために設けられている。
次に上記構成でなる回路の作用を説明する。に
ま、第６図のタイミングチヤートに示すように、
コマンド信号COM1およびCOM2がプログラム処
理により同時に高レベルに立ち上げられたとす
る。なお、このタイミング時に信号は高
レベルになつているとする。コマンド信号COM1
が高レベルに立ち上がるとラツチ５５がセツト
し、その出力信号Q2は高レベルに立ち上がる。
一方、信号は高レベルであり、インバー
タ５２の出力信号は低レベルになつているため、
コマンド信号COM2が高レベルに立ち上がるとラ
ツチ５３もセツトして、その出力信号Q1が高レ
ベルに立ち上がる。一方、このときANDゲート
５８の出力信号OSCRESETは低レベルになつて
いるものとする。すると発振回路６は発振してい
て、クロツク信号CLKを順次発生している。し
たがつて、タイミングジエネレータ６０も各種タ
イミング信号TG1〜TGoを順次発生している。
いま、上記信号Q2が高レベルに立ち上がつた後
にタイミング信号TG2がANDゲート５７に入力
すると、ANDゲート５７の出力信号はタイミン
グ信号TG2の期間中高レベルとなり、これによつ
てラツチ６１がセツトする。するとこのラツチ６
１の出力信号Q3は高レベルに立ち上がる。ラツ
チ６１出力信号Q3が高レベルに立ち上がると、
ANDゲート５８の論理が成立して、その出力信
号OSCRESETが高レベルに立ち上がる。すると
いままで発振していた発振回路６２は発振を停止
する。すなわち、発振回路６２からのクロツク信
号CLKは、第６図に示すように信号OSCRESET
が高レベルに立ち上がつた後はその振幅が順次小
さなものとなり最終的には直流レベルとなる。こ
のとき、内部回路はすべてスイツチング動作を停
止し、ラツチや図示しないメモリ等は以前の信号
をそのまま保持している状態となる。したがつ
て、このときに消費される電力はリーク成分のみ
によるものであり、低消費電力状態であるホール
ド動作状態となる。そしてこの状態はコマンド信
号COM1、COM2が低レベルに立ち下がつた後で
も継続する。
ま、第６図のタイミングチヤートに示すように、
コマンド信号COM1およびCOM2がプログラム処
理により同時に高レベルに立ち上げられたとす
る。なお、このタイミング時に信号は高
レベルになつているとする。コマンド信号COM1
が高レベルに立ち上がるとラツチ５５がセツト
し、その出力信号Q2は高レベルに立ち上がる。
一方、信号は高レベルであり、インバー
タ５２の出力信号は低レベルになつているため、
コマンド信号COM2が高レベルに立ち上がるとラ
ツチ５３もセツトして、その出力信号Q1が高レ
ベルに立ち上がる。一方、このときANDゲート
５８の出力信号OSCRESETは低レベルになつて
いるものとする。すると発振回路６は発振してい
て、クロツク信号CLKを順次発生している。し
たがつて、タイミングジエネレータ６０も各種タ
イミング信号TG1〜TGoを順次発生している。
いま、上記信号Q2が高レベルに立ち上がつた後
にタイミング信号TG2がANDゲート５７に入力
すると、ANDゲート５７の出力信号はタイミン
グ信号TG2の期間中高レベルとなり、これによつ
てラツチ６１がセツトする。するとこのラツチ６
１の出力信号Q3は高レベルに立ち上がる。ラツ
チ６１出力信号Q3が高レベルに立ち上がると、
ANDゲート５８の論理が成立して、その出力信
号OSCRESETが高レベルに立ち上がる。すると
いままで発振していた発振回路６２は発振を停止
する。すなわち、発振回路６２からのクロツク信
号CLKは、第６図に示すように信号OSCRESET
が高レベルに立ち上がつた後はその振幅が順次小
さなものとなり最終的には直流レベルとなる。こ
のとき、内部回路はすべてスイツチング動作を停
止し、ラツチや図示しないメモリ等は以前の信号
をそのまま保持している状態となる。したがつ
て、このときに消費される電力はリーク成分のみ
によるものであり、低消費電力状態であるホール
ド動作状態となる。そしてこの状態はコマンド信
号COM1、COM2が低レベルに立ち下がつた後で
も継続する。
次にこの状態で端子５１に供給される信号
HOLDが低レベルに立ち下がるものとする。す
るとラツチ５３がリセツトしてその出力信号Q1
が高レベルに反転するが、NORゲート５４の出
力信号は以前の低レベルのまま変化しない。
HOLDが低レベルに立ち下がるものとする。す
るとラツチ５３がリセツトしてその出力信号Q1
が高レベルに反転するが、NORゲート５４の出
力信号は以前の低レベルのまま変化しない。
次に信号が高レベルに立ち上がる。こ
のときラツチ５３は既にリセツトしていてその出
力信号Q1は低レベルに立ち下がつている。した
がつて信号が高レベルに立ち上がるとイ
ンバータ５２が出力信号は低レベルに立ち下が
り、これを続いてNORゲート５４の出力信号は
高レベルに立ち上がる。このとき、ラツチ５５の
出力信号Q2は高レベルを保持しているので、
NORゲート５４の出力信号の立ち上がりに続い
てANDゲート５６の出力信号も高レベルに立ち
上がる。これによりラツチ６１はリセツトしてそ
の出力信号Q3は低レベルに立ち下がる。信号Q3
の立ち下がりに続いてANDゲート５８の出力信
号OSCRESETも高レベルに立ち下がる。すると
いままで停止していた発振回路６２が動作を再開
する。すなわち、発振回路６２からのクロツク信
号CLKは、第６図に示すようにその振幅が順次
大きなものとなつていく。
のときラツチ５３は既にリセツトしていてその出
力信号Q1は低レベルに立ち下がつている。した
がつて信号が高レベルに立ち上がるとイ
ンバータ５２が出力信号は低レベルに立ち下が
り、これを続いてNORゲート５４の出力信号は
高レベルに立ち上がる。このとき、ラツチ５５の
出力信号Q2は高レベルを保持しているので、
NORゲート５４の出力信号の立ち上がりに続い
てANDゲート５６の出力信号も高レベルに立ち
上がる。これによりラツチ６１はリセツトしてそ
の出力信号Q3は低レベルに立ち下がる。信号Q3
の立ち下がりに続いてANDゲート５８の出力信
号OSCRESETも高レベルに立ち下がる。すると
いままで停止していた発振回路６２が動作を再開
する。すなわち、発振回路６２からのクロツク信
号CLKは、第６図に示すようにその振幅が順次
大きなものとなつていく。
一方、前記ラツチ５５の出力信号Q2が高レベ
ルに立ち上がつた後にタイミング信号TG2が入力
すると、ラツチ５９がセツトしてその出力信号
D1が高レベルに立ち上がる。この信号D1が高レ
ベルに立ち上つた後にワンシヨツト回路６９から
所定期間高レベルとなる信号が出力され、これに
より分周回路６８がリセツトする。リセツト後
は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号COM1、COM2入力
後、２つのラツチ７１，７２には任意の論理レベ
ルのコマンド信号COM3、COM4それぞれがプロ
グラム処理により入力する。そしてこの後、この
両信号COM3、COM4のレベルがタイミング信号
TGiのタイミングでラツチ７１，７２それぞれに
ラツチされる。ここで上記両ラツチ７１，７２の
出力信号D2、D3に基づき、選択回路７０で選択
されている分周回路６８の分周段出力信号が高レ
ベルに立ち上がると（再起動信号RESTARTが
高レベルに立ち上がると）、この後、ラツチ５５
がリセツトしてその出力信号Q2が低レベルに立
ち下がる。するといままでリセツトしていたタイ
ミングジエネレータ６０のリセツト状態が解除さ
れ、この後、このタイミングジエネレータ６０は
クロツク信号CLKに基づいて各種タイミング信
号TG1〜TGoを順次発生する。すなわち、このと
き前記ホールド動作状態が解かれて、内部回路は
ホールド前の状態から継続して動作を再開する。
ルに立ち上がつた後にタイミング信号TG2が入力
すると、ラツチ５９がセツトしてその出力信号
D1が高レベルに立ち上がる。この信号D1が高レ
ベルに立ち上つた後にワンシヨツト回路６９から
所定期間高レベルとなる信号が出力され、これに
より分周回路６８がリセツトする。リセツト後
は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号COM1、COM2入力
後、２つのラツチ７１，７２には任意の論理レベ
ルのコマンド信号COM3、COM4それぞれがプロ
グラム処理により入力する。そしてこの後、この
両信号COM3、COM4のレベルがタイミング信号
TGiのタイミングでラツチ７１，７２それぞれに
ラツチされる。ここで上記両ラツチ７１，７２の
出力信号D2、D3に基づき、選択回路７０で選択
されている分周回路６８の分周段出力信号が高レ
ベルに立ち上がると（再起動信号RESTARTが
高レベルに立ち上がると）、この後、ラツチ５５
がリセツトしてその出力信号Q2が低レベルに立
ち下がる。するといままでリセツトしていたタイ
ミングジエネレータ６０のリセツト状態が解除さ
れ、この後、このタイミングジエネレータ６０は
クロツク信号CLKに基づいて各種タイミング信
号TG1〜TGoを順次発生する。すなわち、このと
き前記ホールド動作状態が解かれて、内部回路は
ホールド前の状態から継続して動作を再開する。
ところで信号OSCRESETが低レベルに立ち下
がり、発振回路６２の発振が再開されてから次に
タイミングジエネレータ６０の動作が開始される
までの時間は、コマンド信号COM3、COM4の設
定によつて４通りのうちから１つを選ぶことがで
きる。すなわち、発振が再開されてから安定する
までの時間は、前記端子６３，６４間に接続され
る振動子６５の種類によつて変化するため、この
時間を自由に選択できるようにしたものである。
がり、発振回路６２の発振が再開されてから次に
タイミングジエネレータ６０の動作が開始される
までの時間は、コマンド信号COM3、COM4の設
定によつて４通りのうちから１つを選ぶことがで
きる。すなわち、発振が再開されてから安定する
までの時間は、前記端子６３，６４間に接続され
る振動子６５の種類によつて変化するため、この
時間を自由に選択できるようにしたものである。
このようにこのマイクロプロセツサでは、信号
HOLDとは無関係にプログラム処理によつて任
意にホールド動作を開始させることができる。そ
こでこのようなマイクロプロセツサを前記第３図
に示すような装置に利用する場合、すなわち、端
子５１には外部に設けられた発振回路からのデユ
ーテイが50％の発振出力信号を信号とし
て供給し、この信号に応答して比較的短時間で実
行可能なプログラム処理を一定周期で繰り返して
行なう場合について考える。いま外部発振回路か
ら供給される信号の立ち上がりに同期し
て前記したようなクロツクやタイマ等のプログラ
ム処理を実行させるものとする。そしてこの処理
の実行が終了したならば、プログラム処理によつ
て前記コマンド信号COM1を発生するようにして
おく。するとこの後、前記したように発振回路６
２の発振が停止するため、第７図のタイミングチ
ヤートに示すように信号が高レベルの状
態になつていてもこのマイクロプロセツサにおけ
る消費電力Ppはほとんど０にすることができる。
いま、信号の周期を１秒とする。そして
上記のようなクロツクやタイマ等のプログラム処
理が実行するのに必要とする時間は、プロセツサ
の能力にもよるが約１ミリ秒であるとする。する
と第４図に示す従来のタイミングチヤートのもの
では0.5秒の期間、一定の電力が消費され続ける
が、第７図に示すこの発明のものではその1/500
の期間のみ電力が消費される。したがつてこのよ
うに、端子５１に一定周期の信号を供給し、この
信号に呼応して所定のプログラム処理を実行させ
る際に消費される電力は従来にくらべて大幅に低
減化することができる。
HOLDとは無関係にプログラム処理によつて任
意にホールド動作を開始させることができる。そ
こでこのようなマイクロプロセツサを前記第３図
に示すような装置に利用する場合、すなわち、端
子５１には外部に設けられた発振回路からのデユ
ーテイが50％の発振出力信号を信号とし
て供給し、この信号に応答して比較的短時間で実
行可能なプログラム処理を一定周期で繰り返して
行なう場合について考える。いま外部発振回路か
ら供給される信号の立ち上がりに同期し
て前記したようなクロツクやタイマ等のプログラ
ム処理を実行させるものとする。そしてこの処理
の実行が終了したならば、プログラム処理によつ
て前記コマンド信号COM1を発生するようにして
おく。するとこの後、前記したように発振回路６
２の発振が停止するため、第７図のタイミングチ
ヤートに示すように信号が高レベルの状
態になつていてもこのマイクロプロセツサにおけ
る消費電力Ppはほとんど０にすることができる。
いま、信号の周期を１秒とする。そして
上記のようなクロツクやタイマ等のプログラム処
理が実行するのに必要とする時間は、プロセツサ
の能力にもよるが約１ミリ秒であるとする。する
と第４図に示す従来のタイミングチヤートのもの
では0.5秒の期間、一定の電力が消費され続ける
が、第７図に示すこの発明のものではその1/500
の期間のみ電力が消費される。したがつてこのよ
うに、端子５１に一定周期の信号を供給し、この
信号に呼応して所定のプログラム処理を実行させ
る際に消費される電力は従来にくらべて大幅に低
減化することができる。
ところで端子５１の信号に基づいてホ
ールド動作の開始および再起動を制御する方法は
完全スタンバイ動作をさせるときに有効である。
すなわち、電源の遮断時にバツクアツプ用の電池
等を使用するような場合に上記方法は有効であ
る。このため、このマイクロプロセツサではコマ
ンド信号COM1、COM2の発生を制御することに
より、このような応用にも対処することができ
る。次に上記方法による作用について第８図のタ
イミングチヤートを用いて説明する。
ールド動作の開始および再起動を制御する方法は
完全スタンバイ動作をさせるときに有効である。
すなわち、電源の遮断時にバツクアツプ用の電池
等を使用するような場合に上記方法は有効であ
る。このため、このマイクロプロセツサではコマ
ンド信号COM1、COM2の発生を制御することに
より、このような応用にも対処することができ
る。次に上記方法による作用について第８図のタ
イミングチヤートを用いて説明する。
まず信号の高レベルから低レベルへの
立ち下がりをプログラムによつて監視する。そし
てこのレベル変化が検出されると、この場合には
コマンド信号COM1のみが高レベルに立ち上げら
れる。したがつて、この場合にはラツチ５５のみ
がセツトしてその出力信号Q2が高レベルに立ち
上がる。信号Q2が立ち上がりさらにタイミング
信号TG2がANDゲート５７に入力すると、その
後、ラツチ６１がセツトしてその出力信号Q3が
高レベルに立ち上がる。そしてこの後、これに続
くANDゲート５８の出力信号（OSCRESET）
も高レベルに立ち上がり、この後、発振回路６２
は発振を停止してホールド動作状態に入る。
立ち下がりをプログラムによつて監視する。そし
てこのレベル変化が検出されると、この場合には
コマンド信号COM1のみが高レベルに立ち上げら
れる。したがつて、この場合にはラツチ５５のみ
がセツトしてその出力信号Q2が高レベルに立ち
上がる。信号Q2が立ち上がりさらにタイミング
信号TG2がANDゲート５７に入力すると、その
後、ラツチ６１がセツトしてその出力信号Q3が
高レベルに立ち上がる。そしてこの後、これに続
くANDゲート５８の出力信号（OSCRESET）
も高レベルに立ち上がり、この後、発振回路６２
は発振を停止してホールド動作状態に入る。
次に信号が低レベルから高レベルに反
転する。このときラツチ５３は信号が低
レベルに反転した際にリセツト、またセツトされ
ることがないのでその出力信号Q1は常に低レベ
ルとなつている。このような状態で信号
が高レベルに反転すると、NORゲート５４の出
力信号が高レベルに立ち上がり、これに続いて
ANDゲート５６の出力信号も高レベルに立ち上
がる。するとラツチ６１リセツトしてその出力信
号Q3が低レベルに立ち下がる。これに続いて
ANDゲート５８の出力信号（OSCRESET）は
低レベルに下がり、この後、発振回路６２は再び
発振動作を開始する。したがつて、回路の動作は
信号に基づいて制御される。なお、この
場合もタイミングジエネレータ６０が動作を開始
するタイミングは、前記と同様の２つのコマンド
信号COM3、COM4のレベル設定により選択する
ことができるのはもちろんである。
転する。このときラツチ５３は信号が低
レベルに反転した際にリセツト、またセツトされ
ることがないのでその出力信号Q1は常に低レベ
ルとなつている。このような状態で信号
が高レベルに反転すると、NORゲート５４の出
力信号が高レベルに立ち上がり、これに続いて
ANDゲート５６の出力信号も高レベルに立ち上
がる。するとラツチ６１リセツトしてその出力信
号Q3が低レベルに立ち下がる。これに続いて
ANDゲート５８の出力信号（OSCRESET）は
低レベルに下がり、この後、発振回路６２は再び
発振動作を開始する。したがつて、回路の動作は
信号に基づいて制御される。なお、この
場合もタイミングジエネレータ６０が動作を開始
するタイミングは、前記と同様の２つのコマンド
信号COM3、COM4のレベル設定により選択する
ことができるのはもちろんである。
以上説明したようにこの発明によれば、ホール
ド制御用外部端子を有するマイクロプロセツサに
おいて、上記端子の信号とは無関係にプログラム
処理状態により任意にホールド動作を開始し、ま
たホールド動作後の再起動は上記端子の信号の所
定レベルへの反転に基づいて行なうようにしたの
で、上記端子に供給される一定周期の信号に呼応
して所定のプログラム処理を実行させる際の消費
電力の低減化を計ることができる。
ド制御用外部端子を有するマイクロプロセツサに
おいて、上記端子の信号とは無関係にプログラム
処理状態により任意にホールド動作を開始し、ま
たホールド動作後の再起動は上記端子の信号の所
定レベルへの反転に基づいて行なうようにしたの
で、上記端子に供給される一定周期の信号に呼応
して所定のプログラム処理を実行させる際の消費
電力の低減化を計ることができる。
第１図ａはCMOSインバータの回路図、第１
図ｂは同図ａの等価回路図、第２図は第１図に示
すCMOSインバータの特性を示す波形図、第３
図は従来のCMOS形１チツプマイクロプロセツ
サを利用した装置を示すブロツク図、第４図は第
３図装置を説明するための図、第５図はこの発明
に係るCMOS形１チツプマイクロセツサの要部
の構成を示す回路図、第６図は第５図回路の動作
を一例を示すタイミングチヤート、第７図はこの
発明に係るマイクロイプロセツサを利用した装置
を説明するための図、第８図は第５図回路の動作
の他の例を示すタイミングチヤートである。 ５１……外部端子、５２……インバータ、５
３，５５，５９，６１，７１，７２……ラツチ、
５４……NORゲート、５６，５７，５８……
ANDゲート、６０……タイミングジエネレータ、
６２……発振回路、６８……分周回路、６９……
ワンシヨツト回路、７０……選択回路。
図ｂは同図ａの等価回路図、第２図は第１図に示
すCMOSインバータの特性を示す波形図、第３
図は従来のCMOS形１チツプマイクロプロセツ
サを利用した装置を示すブロツク図、第４図は第
３図装置を説明するための図、第５図はこの発明
に係るCMOS形１チツプマイクロセツサの要部
の構成を示す回路図、第６図は第５図回路の動作
を一例を示すタイミングチヤート、第７図はこの
発明に係るマイクロイプロセツサを利用した装置
を説明するための図、第８図は第５図回路の動作
の他の例を示すタイミングチヤートである。 ５１……外部端子、５２……インバータ、５
３，５５，５９，６１，７１，７２……ラツチ、
５４……NORゲート、５６，５７，５８……
ANDゲート、６０……タイミングジエネレータ、
６２……発振回路、６８……分周回路、６９……
ワンシヨツト回路、７０……選択回路。
Claims (1)
- 【特許請求の範囲】 １ ホールド信号が供給される外部端子と、プロ
グラム処理によつて発生する第１コマンドにより
セツトされる第１のレジスタと、 プログラム処理によつて発生する第２コマンド
によりセツトされ、上記外部端子に供給されるホ
ールド信号がホールド状態に対応したレベルの時
にリセツトされる第２のレジスタと、 上記第１のレジスタがセツト状態の時に、上記
第２のレジスタセツト状態でかつ上記ホールド信
号が非ホールド状態に対応したレベルであること
を検出する第１のゲート回路と、 上記第１のレジスタのセツト後に動作し、クロ
ツク信号に基づいて各種タイミング信号を順次発
生するタイミングジエネレータと、 上記第１のレジスタがセツト状態の時に、上記
タイミングジエネレータから特定のタイミング信
号が出力されたことを検出する第２のゲート回路
と、 上記第２のゲート回路で上記状態が検出された
時にセツトされ、上記第１のゲート回路で上記状
態が検出された時にリセツトされる第３のレジス
タと、 上記第１及び第３のレジスタが共にセツト状態
であることを検出する第３のゲート回路と、 上記第３のゲート回路で上記状態が検出される
時には動作せず、それ以外の時には動作して上記
クロツク式号を発生する発振回路と、 上記クロツク信号を分周することにより、上記
発振回路が動作を開始してから所定時間の後に上
記第１のレジスタをリセツトさせる信号を発生す
る回路と を具備したことを特徴とするCMOS形１チツプ
マイクロプロセツサ。 ２ 前記外部端子に前記ホールド信号として外部
発振回路の出力信号を供給するように構成した特
許請求の範囲第１項記載のCMOS形１チツプマ
イクロプロセツサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
| EP83108170A EP0103755A2 (en) | 1982-08-19 | 1983-08-18 | CMOS single chip microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933549A JPS5933549A (ja) | 1984-02-23 |
| JPH0450629B2 true JPH0450629B2 (ja) | 1992-08-14 |
Family
ID=15345122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143708A Granted JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0103755A2 (ja) |
| JP (1) | JPS5933549A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150721A (en) * | 1983-12-02 | 1985-07-03 | Itt | Remote data collection and transport apparatus |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0789346B2 (ja) * | 1985-07-05 | 1995-09-27 | 日本電気株式会社 | Ｄｍａコントローラ |
| DE3701919C1 (de) * | 1987-01-23 | 1988-07-14 | Neumann Elektronik Gmbh | Verfahren zur Reduzierung der Energieaufnahme einer Fernsprecheinrichtung,deren Versorgung mit elektrischer Energie ueber die Fernsprechleitung erfolgt,sowie Einrichtung zur Druchfuehrung des Verfahrens |
| JPH0642691B2 (ja) * | 1988-05-21 | 1994-06-01 | 富士通株式会社 | 移動電話端末 |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
| GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| SG48805A1 (en) * | 1994-02-04 | 1998-05-18 | Intel Corp | Method and apparatus for control of power consumption in a computer system |
| US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
| US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US5802132A (en) | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
-
1982
- 1982-08-19 JP JP57143708A patent/JPS5933549A/ja active Granted
-
1983
- 1983-08-18 EP EP83108170A patent/EP0103755A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5933549A (ja) | 1984-02-23 |
| EP0103755A2 (en) | 1984-03-28 |
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