JPH0618627A - テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】独立した機能を持つ複数のユニットを１つのＬ
ＳＩに結合させたシステムのテスト回路に含まれるテス
ト用配線の本数を減少させることにより、ＬＳＩシステ
ム中の配線領域を減少させ、チップサイズを小さくする
こと。 【構成】ＬＳＩシステムを構成する複数の機能ユニット
の内部に、テスト出力信号線の駆動を制御するトライス
テートバッファ１０２を置き、テスト状態を制御する制
御ユニットの出力信号に呼応して前記トライスレートバ
ッファ１０２を制御できるような構成にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテスト回路に関し、特に
独立した機能を持つ複数のユニットを１つのＬＳＩに結
合させたシステムにおいて、そのシステムのテストをユ
ニット単独、またはいくつかのユニットを組み合わせて
テストを行うためのテスト回路に関する。

【０００２】

【従来の技術】従来のテスト回路を含むユニットの構成
例を、図３に示す。図３において、ユニットコア３０１
の入力端子は、入力信号マルチプレクサ３０３を介し
て、通常信号入力端子３０７とテスト信号入力端子３０
８に接続されている。また、ユニットコア３０１の出力
端子は、通常信号出力端子３０５とテスト信号出力端子
３０６各々にバッファを介して接続されている。ここ
で、通常信号出力端子３０５とテスト信号出力端子３０
６は論理上は同じであるため、テスト信号出力端子３０
６は論理上必要ない様に見えるが、実際のＬＳＩではフ
ァンアウトが問題になるため通常信号用とテスト信号用
の２つに分け、それぞれにバッファを介する必要があ
る。ただし、図３では簡単のため、このバッファを省略
してある。以後同様にファンアウト用のバッファは省略
してある。テストモード制御信号３０４は入力信号マル
チプレクサ３０３の制御信号入力端子に接続されてい
る。

【０００３】このようなユニットをテストする場合は次
のような動作をする。テエストモード制御信号３０４が
ロウレベルであれば、入力信号マルチプレクサ３０３で
通常信号入力端子３０７側が選択され、またテストモー
ド制御信号がハイレベルであれば、テスト信号入力端子
３０８側が選択されて、ユニットコア３０１に入力され
る。

【０００４】出力側は、入力側のようにテストモード制
御信号により制御されていないので、テストモード制御
信号のハイレベル／ロウレベルにかかわらず通常信号出
力端子３０５，テスト信号出力端子３０６にはユニット
コア３０１の出力信号が出力されている。

【０００５】次に、２つの機能ユニットで構成されるシ
ステムで、テストをユニット単独で行うことのできるシ
ステムの一例を、図４に示す。図４において、ユニット
４０２およびユニット４０３は、各々内部に図３の様な
テスト回路を持つ機能ユニットで、通常信号入力端子を
２個、通常信号出力端子を２個、およびそれらと対にな
るテスト信号入力端子、テスト信号出力端子をそれぞれ
２個ずつ有し、テストモード制御信号入力端子をそれぞ
れ１個有している。ユニット４０２とユニット４０３の
通常信号出力端子と通常信号入力端子は相互に接続され
ている。外部テスト信号入力端子４０６および４０７
は、２つのユニットの２つのテスト信号入力端子に各々
接続される。ユニット４０２およびユニット４０３の２
つのテスト信号出力端子は、それぞれマルチプレクサ４
１０，４１１を介して外部テスト信号出力端子に接続さ
れる。

【０００６】また、テストモード制御信号４０８は、ユ
ニット４０２の制御信号入力端子と外部出力信号マルチ
プレクサ４１０，４１１のユニット４０２側の制御信号
入力端子に接続され、テストモード制御信号１０９は、
ユニット４０３の制御信号入力端子と外部出力信号マル
チプレクサ４１０，４１１のユニット４０３側の制御信
号入力端子に接続される。ここで、制御ユニット４０１
は、２つ以上のテストモード制御信号をハイレベルにし
ないような構造である必要がある。

【０００７】ユニット４０２をテストする場合は、制御
ユニット４０１でテストモード制御信号４０８をハイレ
ベルにする。このとき、テストモード制御信号４０９は
ロウレベルである。外部出力信号マルチプレクサ４１０
および４１１のユニット４０２側が選択されるので、ユ
ニット４０３側は非選択となり、ユニット４０２の２つ
の出力信号がそれぞれ外部テスト信号出力端子４０４，
４０５に出力される。

【０００８】また、ユニット４０２内部の図３中の入力
信号マルチプレクサ３０３でテスト信号入力端子３０８
側が選択されるため、ユニットコアの２つの入力端子に
は、外部テスト信号入力端子４０６，４０７がらのテス
ト入力信号がそれぞれ印加される。このとき、ユニット
４０２の通常信号入力端子にはユニット４０３の出力信
号が印加され、また外部出力信号マルチプレクサ４１
０，４１１にはユニット４０２，４０３のテスト信号出
力端子からテスト出力信号が入力されているが、ユニッ
ト４０２中の入力信号マルチプレクサと外部出力信号マ
ルチプレクサ４０１０，４１１が共にユニット４０３側
は非選択となっているため、ユニット４０２のテストに
は影響を与えない。同様にして、テストモード制御信号
４０９がハイレベル、４０８がロウレベルとすればユニ
ット４０３の単独テストができる。

【０００９】

【発明が解決しようとする課題】図４のような構成の場
合、各機能ユニットから外部端子までのテスト用信号配
線として、テスト入力信号配線２本、テスト出力信号配
線４本が必要であり、また制御ユニットから外部端子お
よび各機能ユニットまでのテストモード制御信号配線が
４本必要であった。

【００１０】一般にｎ個のユニットからのテスト出力信
号を切り換えて外部出力とするために必要なテスト用配
線の本数は次のようにして与えられる。

【００１１】外部出力端子１個につきテスト出力信号配
線はｎ本チップ内に配線する必要があるので、外部出力
端子がｍ個あるとチップ内のテスト出力信号配線はｍ×
ｎ本必要であった。また、テストモード制御配線はユニ
ット１個につき外部端子側とユニット側のそれぞれに１
本ずつ必要なので、ｎ個のユニットがあれは２×ｎ本の
配線が必要であった。

【００１２】本発明の目的は、前記欠点を解決し、配線
数を減少させたテスト回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明のテスト回路の構
成は、ＬＳＩシステムを構成する複数の機能ユニットの
内部にテスト信号線の駆動を制御するトライステートバ
ッファを置き、テスト状態を制御する制御ユニットの出
力信号に呼応して前記トライステートバッファを制御で
きるような構成にしたことを特徴とする。

【００１４】

【実施例】図１は本発明の一実施例のテスト回路を含む
ユニットの構成を示すブロック図である。図１におい
て、本実施例は、ユニットコア１０１の入力端子が入力
信号マルチプレクサ１０３を介し、通常信号入力端子１
０７とテスト信号入力端子１０８に接続されている。ま
た、ユニットコア１の出力端子は、一方はそのまま通常
信号出力端子１０５に接続され、もう一方はトライステ
ートバッファ１０２を介してテスト信号出力端子１０６
に接続されている。テストモード制御信号１０４は入力
信号マルチプレクサ１０３とトライステートバッファ１
０２との制御信号入力端子に接続されている。

【００１５】このようなユニットをテストする場合は、
次のような動作をする。テストモード制御信号１０４が
ロウレベルであれば、入力信号マルチプレクサ１０３で
通常信号入力端子１０７側が選択される。また、このと
きトライステートバッファ１０２はテスト信号出力端子
１０６を駆動しない。

【００１６】逆に、テストモード制御信号１０４がハイ
レベルであれば、入力信号マルチプレクサ１０３でテス
ト信号入力端子１０８側が選択される。また、トライス
テートバッファ１０２はテスト信号出力端子１０６を駆
動し、ユニットコア１０１の出力信号をテスト信号線に
のせる。

【００１７】すなわち、テストモード制御信号がハイレ
ベルの時、このユニットはテストモードになり、テスト
入力信号がユニットコア入力端子に、ユニットコア出力
信号がテスト出力端子に各々印加される。

【００１８】次に、本実施例のテスト回路を用いて、２
つの機能ユニット２０２，２０３で構成されるシステム
で、テストをユニット単独で行うシステムの一例を、図
２に示す。図２において、本例では、ユニット２０２お
よびユニット２０３は、各々内部に図１の様なテスト回
路を持つ機能ユニットで、通常信号入力端子を２個、通
常信号出力端子を２個、およびそれらと対になるテスト
信号入力端子，テスト信号出力端子をそれぞれ２個ずつ
有し、テストモード制御信号入力端子をそれぞれ１個有
している。ユニット２０２と２０３の通常信号出力端子
と通常信号入力端子は相互に接続されている。

【００１９】外部テスト信号入力端子２０６および２０
７は、２つのユニットの２つのテスト入力端子に各々接
続されており、外部テスト信号出力端子２０４および２
０５は、２つのユニットの２つのテスト信号出力端子に
それぞれ接続されている。また、テストモード制御信号
２０８は、ユニット２０２の制御信号入力端子に接続さ
れ、テストモード制御信号２０９は、ユニット２０３の
制御信号入力端子に接続される。ここで、制御ユニット
２０１は、２つ以上のテストモード制御信号をハイレベ
ルにしないような構造である必要がある。

【００２０】今、ユニット２０２をテストする場合は、
制御ユニット２０１でテストモード制御信号２０８をハ
イレベルにする。このとき、ユニット２０２内部におい
て、入力側は図１の入力信号マルチプレクサ１０３でテ
スト信号入力端子１０８側が選択されるため、ユニット
コアの２つの入力端子には、外部テスト信号入力端子２
０６，２０７からの入力信号がそれぞれ印加される。

【００２１】また、出力側は図１のトライステートバッ
ファ１０２がテスト信号出力端子１０６を駆動するた
め、ユニットコアの２つの出力信号が、外部テスト信号
出力端子２０４，２０５に出力される。このとき、ユニ
ット２０２の通常信号入力端子にはユニット２０３の出
力信号が印加され、また外部テスト信号出力端子２０
４，２０５にはユニット２０２，２０３のテスト信号出
力端子からテスト出力信号が接続されているが、ユニッ
ト２０２中の入力信号マルチプレクサのユニット２０３
側は非選択となっており、ユニット２０３中のトライス
テートバッファでテスト信号出力端子は駆動されていな
いため、ユニット２０２のテストには影響を与えないの
で、ユニット２０２のテストを単独で行う事ができる。

【００２２】同様にして、テストモード制御信号２０９
をハイレベルにすると、ユニット２０３の単独テストを
行う事ができる。

【００２３】

【発明の効果】本実施例を用いた図２の従来の図４との
テスト用の信号配線，制御配線の数を比較した結果を次
の表１に示す。

【００２４】

【表１】

【００２５】次に、ｎ個のユニットから成り、外部テス
ト入力端子が１個、外部テスト出力端子がｍ個ある場合
において、従来技術と本実施例のテスト用の信号配線，
制御配線の数を比較した結果を次の表２に示す。

【００２６】

【表２】

【００２７】これら表１，表２を見ると明らかなよう
に、本発明により、テスト用の制御配線，信号配線の本
数を減少させることができるので、チップサイズを小さ
くすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のテスト回路を含むユニット
の構成例を示すブロック図である。

【図２】図１のテスト回路を用いて、２つのユニットの
テスト出力および入力を行うシステムの一例を示すブロ
ック図である。

【図３】従来の技術によるテスト回路を含むユニットの
構成例を示すブロック図である。

【図４】２つのユニットのテスト出力、およびテスト入
力を行うシステムの従来例を示すブロック図である。

【符号の説明】

１０１，３０１ ユニットのコア １０２ トライステートバッファ １０３ 入力信号マルチプレクサ １０４，２０８，２０９，３０４，４０８，４０９
テストモード制御信号 １０５，３０５ 通常信号出力端子 １０６，３０６ テスト信号出力端子 １０７，３０７ 通常信号入力端子 １０８，３０８ テスト信号入力端子 ２０１，４０１ 制御ユニット ２０２，２０３，４０２，４０３ 機能ユニット ２０４，２０５，４０４，４０５ 外部テスト信号出
力端子 ２０６，２０７，４０６，４０７ 外部テスト信号入
力端子 ３０３ 入力信号マルチプレクサ ３０４ テストモード制御信号 ４１０，４１１ 外部出力信号マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩシステムを構成する複数の機能ユ
   ニットの内部には、それぞれテスト信号出力端子の前に
   トライステートバッファを介し、テスト状態を制御する
   制御ユニットの出力信号に呼応して、前記トライステー
   トバッファを制御することを特徴とするテスト回路。
2. 【請求項２】 制御ユニットから各機能ユニットには、
   唯一のテストモード制御信号線が接続されている請求項
   １に記載のテスト回路。