JPH06187063A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06187063A JPH06187063A JP4338461A JP33846192A JPH06187063A JP H06187063 A JPH06187063 A JP H06187063A JP 4338461 A JP4338461 A JP 4338461A JP 33846192 A JP33846192 A JP 33846192A JP H06187063 A JPH06187063 A JP H06187063A
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- Japan
- Prior art keywords
- circuit
- signal
- clock signal
- external clock
- internal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】外部クロック信号が停止した場合にＰＬＬ回路
によって生成される内部クロック信号によって動作する
内部回路の動作を確実に停止することができ、無駄な消
費電力をなくすもしくは抑制することのできる半導体装
置。 【構成】外部クロック信号１ｓから内部回路を作動させ
るための内部クロック信号２ｓを生成するＰＬＬ回路１
２と、外部クロック信号１ｓの有無を判定する外部クロ
ック判定回路１４と、外部クロック判定回路１４の判定
信号を受けて外部クロック信号１ｓが無い場合にＰＬＬ
回路１２自体の動作を停止する。もしくは前記ＰＬＬ回
路１２と内部回路（１６）との間にＰＬＬ回路１２で生
成された内部クロック信号２ｓが内部回路に伝播するの
を停止する手段とを有する。
によって生成される内部クロック信号によって動作する
内部回路の動作を確実に停止することができ、無駄な消
費電力をなくすもしくは抑制することのできる半導体装
置。 【構成】外部クロック信号１ｓから内部回路を作動させ
るための内部クロック信号２ｓを生成するＰＬＬ回路１
２と、外部クロック信号１ｓの有無を判定する外部クロ
ック判定回路１４と、外部クロック判定回路１４の判定
信号を受けて外部クロック信号１ｓが無い場合にＰＬＬ
回路１２自体の動作を停止する。もしくは前記ＰＬＬ回
路１２と内部回路（１６）との間にＰＬＬ回路１２で生
成された内部クロック信号２ｓが内部回路に伝播するの
を停止する手段とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、マイコンや家電製品等
に広くに適用され、外部クロック信号から内部クロック
信号を生成するＰＬＬ回路を用いる半導体装置に関す
る。
に広くに適用され、外部クロック信号から内部クロック
信号を生成するＰＬＬ回路を用いる半導体装置に関す
る。
【０００２】
【従来の技術】従来は図７に示すように、ＰＬＬ回路６
２は、外部クロック信号１ｓを入力し、入力に同期した
出力を内部クロック信号２ｓとして内部回路１６へ送
る。内部回路１６は一定の周波数の内部クロック信号２
ｓを使用するマイコンの演算回路等である。
２は、外部クロック信号１ｓを入力し、入力に同期した
出力を内部クロック信号２ｓとして内部回路１６へ送
る。内部回路１６は一定の周波数の内部クロック信号２
ｓを使用するマイコンの演算回路等である。
【０００３】ＰＬＬ回路６２は外部クロック信号１ｓを
受ける位相比較器１８と、この位相比較器１８の出力を
受け低周波成分をＶＣＯ（電圧制御発振器）６６へ送る
ループフィルタ２０と、ＶＣＯ６６の出力を受け分周し
て位相比較器１８へ送る分周器２４とを有する。
受ける位相比較器１８と、この位相比較器１８の出力を
受け低周波成分をＶＣＯ（電圧制御発振器）６６へ送る
ループフィルタ２０と、ＶＣＯ６６の出力を受け分周し
て位相比較器１８へ送る分周器２４とを有する。
【０００４】位相比較器１８は外部クロック信号１１ｓ
と分周器２４の出力を受け、それらの位相を比較して、
ループフィルタ２０へ送る。ループフィルタ２０は入力
をローパスして低周波成分をＶＣＯ６６へ送る。ＶＣＯ
６６は入力信号に応じて、分周器２４で分周された出力
の位相が外部クロック信号１ｓの位相に近付くよう位相
を変えて出力する。すなわち、外部クロック信号１ｓの
周波数を分周倍した周波数の信号を出力する。
と分周器２４の出力を受け、それらの位相を比較して、
ループフィルタ２０へ送る。ループフィルタ２０は入力
をローパスして低周波成分をＶＣＯ６６へ送る。ＶＣＯ
６６は入力信号に応じて、分周器２４で分周された出力
の位相が外部クロック信号１ｓの位相に近付くよう位相
を変えて出力する。すなわち、外部クロック信号１ｓの
周波数を分周倍した周波数の信号を出力する。
【０００５】この信号は内部回路１６へ内部クロック信
号２ｓとして送られる。ＶＣＯ５の一例を図８に示す。
同図に示すＶＣＯ６６において、水晶振動子２６の両端
子に、抵抗２８とインバータ６８がそれぞれ並列につな
がれる。インバータ６８の入力端子はコンデンサ３２と
バリキャップ３４を順次経てアースされる。そしてコン
デンサ３２とバリキャップ３４との間に抵抗３６を介し
て制御電圧が加えられる。インバータ６８の出力端子は
コンデンサ３８を経てアースされる。さらに出力端子は
インバータ４０を経て出力される。この回路は、変形コ
ルピッツ形の発振回路で、バリキャップ３４の電圧によ
る容量変化で、自走周波数が変化する。
号２ｓとして送られる。ＶＣＯ５の一例を図８に示す。
同図に示すＶＣＯ６６において、水晶振動子２６の両端
子に、抵抗２８とインバータ６８がそれぞれ並列につな
がれる。インバータ６８の入力端子はコンデンサ３２と
バリキャップ３４を順次経てアースされる。そしてコン
デンサ３２とバリキャップ３４との間に抵抗３６を介し
て制御電圧が加えられる。インバータ６８の出力端子は
コンデンサ３８を経てアースされる。さらに出力端子は
インバータ４０を経て出力される。この回路は、変形コ
ルピッツ形の発振回路で、バリキャップ３４の電圧によ
る容量変化で、自走周波数が変化する。
【０００６】
【発明が解決しようとする課題】上記従来のＰＬＬ回路
は、入力信号である外部クロック信号が停止した場合で
も、ＶＣＯが自走発振をして、ＰＬＬ回路全体として自
走発振を起こし、その結果として内部クロック信号を出
力することになる。このため、この出力信号で作動する
内部回路の場合、外部クロック信号が停止しても、ＰＬ
Ｌ回路の自走発振によって内部クロックが生成されるた
め、内部回路が動作してしまう。このため、内部回路に
おいては、無駄な電力の消費をすることになる。またＰ
ＬＬ回路自身でも、自走発振により無駄な電力が消費さ
れることになる。
は、入力信号である外部クロック信号が停止した場合で
も、ＶＣＯが自走発振をして、ＰＬＬ回路全体として自
走発振を起こし、その結果として内部クロック信号を出
力することになる。このため、この出力信号で作動する
内部回路の場合、外部クロック信号が停止しても、ＰＬ
Ｌ回路の自走発振によって内部クロックが生成されるた
め、内部回路が動作してしまう。このため、内部回路に
おいては、無駄な電力の消費をすることになる。またＰ
ＬＬ回路自身でも、自走発振により無駄な電力が消費さ
れることになる。
【０００７】本発明の目的は、上記従来技術の問題点を
解消し、外部クロック信号が停止した場合にＰＬＬ回路
によって生成される内部クロック信号によって動作する
内部回路の動作を確実に停止することができ、無駄な消
費電力をなくすことのできる半導体装置を提案するにあ
る。
解消し、外部クロック信号が停止した場合にＰＬＬ回路
によって生成される内部クロック信号によって動作する
内部回路の動作を確実に停止することができ、無駄な消
費電力をなくすことのできる半導体装置を提案するにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、外部クロック信号から内部
回路を作動させるための内部クロック信号を生成するＰ
ＬＬ回路と、前記外部クロック信号の有無を判定する外
部クロック判定回路と、この外部クロック判定回路の判
定信号を受けて前記外部クロックが無い場合に前記ＰＬ
Ｌ回路自体の動作を停止する手段とを有することを特徴
とする半導体装置を提供するものである。
に、本発明の第１の態様は、外部クロック信号から内部
回路を作動させるための内部クロック信号を生成するＰ
ＬＬ回路と、前記外部クロック信号の有無を判定する外
部クロック判定回路と、この外部クロック判定回路の判
定信号を受けて前記外部クロックが無い場合に前記ＰＬ
Ｌ回路自体の動作を停止する手段とを有することを特徴
とする半導体装置を提供するものである。
【０００９】また、本発明の第２の態様は、外部クロッ
ク信号から内部回路を作動させるための内部クロック信
号を生成するＰＬＬ回路と、前記外部クロック信号の有
無を判定する外部クロック判定回路と、この外部クロッ
ク判定回路の判定信号を受けて前記外部クロックが無い
場合に前記ＰＬＬ回路と前記内部回路との間に前記ＰＬ
Ｌ回路で生成された内部クロック信号が前記内部回路に
伝播するのを停止する手段とを有することを特徴とする
半導体装置を提供するものである。
ク信号から内部回路を作動させるための内部クロック信
号を生成するＰＬＬ回路と、前記外部クロック信号の有
無を判定する外部クロック判定回路と、この外部クロッ
ク判定回路の判定信号を受けて前記外部クロックが無い
場合に前記ＰＬＬ回路と前記内部回路との間に前記ＰＬ
Ｌ回路で生成された内部クロック信号が前記内部回路に
伝播するのを停止する手段とを有することを特徴とする
半導体装置を提供するものである。
【００１０】
【発明の作用】本発明の半導体装置において、ＰＬＬ回
路に外部クロック信号が入力されると、外部クロック判
定回路は外部クロック入力有りを示す、例えばＬ（ロ
ウ）レベル信号をクロック判定信号として出力するとと
もに、ＰＬＬ回路はこの外部クロック信号回路の周波数
を分周倍した内部クロック信号を生成し、これを出力信
号として内部回路へ送る。内部回路はこの内部クロック
信号を基準信号として作動する。ここで、外部クロック
信号を停止させた場合、あるいは何らかの故障で、外部
クロック信号が停止した場合、外部クロック判定回路は
外部クロック信号の有無を判定し、クロック判定信号、
例えばＨ（ハイ）レベル信号を生成する。
路に外部クロック信号が入力されると、外部クロック判
定回路は外部クロック入力有りを示す、例えばＬ（ロ
ウ）レベル信号をクロック判定信号として出力するとと
もに、ＰＬＬ回路はこの外部クロック信号回路の周波数
を分周倍した内部クロック信号を生成し、これを出力信
号として内部回路へ送る。内部回路はこの内部クロック
信号を基準信号として作動する。ここで、外部クロック
信号を停止させた場合、あるいは何らかの故障で、外部
クロック信号が停止した場合、外部クロック判定回路は
外部クロック信号の有無を判定し、クロック判定信号、
例えばＨ（ハイ）レベル信号を生成する。
【００１１】そして、本発明の第１の態様の半導体装置
においては、この外部クロック信号の停止を意味するク
ロック判定信号（Ｈ）がＰＬＬ回路に送られる。クロッ
ク判定信号（Ｈ）がＰＬＬ回路内に入力されると、外部
クロック信号が停止している間ＰＬＬ回路内の停止手段
がＰＬＬ回路自体の自走発振を停止する。従って、この
時ＰＬＬ回路から内部クロック信号が出力されず、内部
回路は作動を停止する。このようにして、ＰＬＬ回路で
生成された内部クロック信号を利用して作動し各種の機
能を行う内部回路の作動が外部クロック信号が停止され
ている間停止される。その結果、内部回路の作動停止に
より無駄な電力の消費がなくなるかまたは、抑制され
る。これらの効果はＰＬＬ回路についても同様である。
においては、この外部クロック信号の停止を意味するク
ロック判定信号（Ｈ）がＰＬＬ回路に送られる。クロッ
ク判定信号（Ｈ）がＰＬＬ回路内に入力されると、外部
クロック信号が停止している間ＰＬＬ回路内の停止手段
がＰＬＬ回路自体の自走発振を停止する。従って、この
時ＰＬＬ回路から内部クロック信号が出力されず、内部
回路は作動を停止する。このようにして、ＰＬＬ回路で
生成された内部クロック信号を利用して作動し各種の機
能を行う内部回路の作動が外部クロック信号が停止され
ている間停止される。その結果、内部回路の作動停止に
より無駄な電力の消費がなくなるかまたは、抑制され
る。これらの効果はＰＬＬ回路についても同様である。
【００１２】また、本発明の第２の態様の半導体装置に
おいては、外部クロック信号が停止された場合でも、Ｐ
ＬＬ回路自体の自走発振は停止しないが、ＰＬＬ回路と
内部回路との間に介在する伝播停止手段が前記外部クロ
ック信号の停止を示すクロック判定信号（例えば、Ｈレ
ベル信号）が入力された時にＰＬＬ回路からの出力信号
をロックし、内部回路に伝わるのを阻止する。このた
め、ＰＬＬ回路自体は自走発振していても、外部クロッ
ク信号が停止していれば、内部回路は作動しない。従っ
て、無駄な電力消費がなくなる、もしくは抑制される。
おいては、外部クロック信号が停止された場合でも、Ｐ
ＬＬ回路自体の自走発振は停止しないが、ＰＬＬ回路と
内部回路との間に介在する伝播停止手段が前記外部クロ
ック信号の停止を示すクロック判定信号（例えば、Ｈレ
ベル信号）が入力された時にＰＬＬ回路からの出力信号
をロックし、内部回路に伝わるのを阻止する。このた
め、ＰＬＬ回路自体は自走発振していても、外部クロッ
ク信号が停止していれば、内部回路は作動しない。従っ
て、無駄な電力消費がなくなる、もしくは抑制される。
【００１３】
【実施例】本発明に係る半導体装置を添付の図面に示す
好適実施例に基づいて詳細に説明する。
好適実施例に基づいて詳細に説明する。
【００１４】図１は、本発明の半導体装置の全体構成図
の一実施例である。同図に示すように本発明の半導体装
置１０は、外部クロック信号１ｓが入力され、内部クロ
ック信号２ｓを生成し、出力するＰＬＬ回路１２と、外
部クロック信号１ｓの有無を判定し、その結果をクロッ
ク判定信号３ｓとして出力する外部クロック判定回路１
４とを有し、外部クロック信号１ｓが正常に入力されて
いる時、ＰＬＬ回路１２で生成された内部クロック信号
２ｓが内部回路１６に入力され、内部回路１６を動作さ
せる。図１において、外部クロック信号１ｓはＰＬＬ回
路１２を経て、内部クロック信号２ｓとして内部回路１
６へ送られる。また、外部クロック信号１ｓはクロック
判定回路１４を経てクロック判定信号３ｓとしてＰＬＬ
回路１２へ送られる。
の一実施例である。同図に示すように本発明の半導体装
置１０は、外部クロック信号１ｓが入力され、内部クロ
ック信号２ｓを生成し、出力するＰＬＬ回路１２と、外
部クロック信号１ｓの有無を判定し、その結果をクロッ
ク判定信号３ｓとして出力する外部クロック判定回路１
４とを有し、外部クロック信号１ｓが正常に入力されて
いる時、ＰＬＬ回路１２で生成された内部クロック信号
２ｓが内部回路１６に入力され、内部回路１６を動作さ
せる。図１において、外部クロック信号１ｓはＰＬＬ回
路１２を経て、内部クロック信号２ｓとして内部回路１
６へ送られる。また、外部クロック信号１ｓはクロック
判定回路１４を経てクロック判定信号３ｓとしてＰＬＬ
回路１２へ送られる。
【００１５】図２に本発明の第１の態様の半導体装置の
一実施例の具体的構成を示す。図２に示すように、本態
様の半導体装置に用いられるＰＬＬ回路１２は、位相比
較器１８と、ループフィルタ２０と、本発明の特徴とす
る部分の１つである自走発振停止手段付電圧制御発振器
（ＶＣＯ）２２と、分周器２４とを有する。ここで、外
部クロック判定回路１４の出力信号であるクロック判定
信号３ｓは電圧制御発振器（以下、ＶＣＯという）２２
に入力される。ＰＬＬ回路１２において、位相比較器１
８は外部クロック信号１ｓおよび分周器２４の出力を受
け、それらの位相を比較して、その結果をループフィル
タ２０に入力する。ループフィルタ２０はこの入力をロ
ーパスして低周波成分をＶＣＯ２２に入力する。
一実施例の具体的構成を示す。図２に示すように、本態
様の半導体装置に用いられるＰＬＬ回路１２は、位相比
較器１８と、ループフィルタ２０と、本発明の特徴とす
る部分の１つである自走発振停止手段付電圧制御発振器
（ＶＣＯ）２２と、分周器２４とを有する。ここで、外
部クロック判定回路１４の出力信号であるクロック判定
信号３ｓは電圧制御発振器（以下、ＶＣＯという）２２
に入力される。ＰＬＬ回路１２において、位相比較器１
８は外部クロック信号１ｓおよび分周器２４の出力を受
け、それらの位相を比較して、その結果をループフィル
タ２０に入力する。ループフィルタ２０はこの入力をロ
ーパスして低周波成分をＶＣＯ２２に入力する。
【００１６】ＶＣＯ２２は、クロック判定信号３ｓが
「外部クロック信号１ｓが有る」と判定し、その旨の信
号を出している間、ループフィルタ２０からの入力信号
に応じて発振し、分周器２４で逓倍された出力信号の位
相と外部クロック信号１ｓの位相との整合を取って内部
クロック信号２ｓを生成し、内部回路１６に向けて出力
する。一方、ＶＣＯ２２は外部クロック判定信号（Ｃ
Ｏ）３ｓが「外部クロック信号１ｓの入力が無い」と判
定した時にその旨の信号を受けて、その内部に組み込ま
れた停止手段によって自身の発振を停止し、内部クロッ
ク信号２ｓの出力を停止する。なお、本発明に用いられ
る位相比較器１８、ループフィルタ２０および分周器２
４は、特に制限的ではなく、図７に示す従来のＰＬＬ回
路に用いられるものと同様な従来公知の回路を用いてよ
い。
「外部クロック信号１ｓが有る」と判定し、その旨の信
号を出している間、ループフィルタ２０からの入力信号
に応じて発振し、分周器２４で逓倍された出力信号の位
相と外部クロック信号１ｓの位相との整合を取って内部
クロック信号２ｓを生成し、内部回路１６に向けて出力
する。一方、ＶＣＯ２２は外部クロック判定信号（Ｃ
Ｏ）３ｓが「外部クロック信号１ｓの入力が無い」と判
定した時にその旨の信号を受けて、その内部に組み込ま
れた停止手段によって自身の発振を停止し、内部クロッ
ク信号２ｓの出力を停止する。なお、本発明に用いられ
る位相比較器１８、ループフィルタ２０および分周器２
４は、特に制限的ではなく、図７に示す従来のＰＬＬ回
路に用いられるものと同様な従来公知の回路を用いてよ
い。
【００１７】停止手段付ＶＣＯ２２の一実施例の具体的
回路構成を図３に示す。図３に示すように、ＶＣＯ２２
は、並列接続される水晶発振子２６、抵抗２８および１
反転入力・ＯＲゲート３０と、１反転入力・ＯＲゲート
３０の一方の入力端に対して直列接続されるコンデンサ
３２およびバリキャップ３４と、入力抵抗３６と、１反
転入力・ＯＲゲート３０の出力端に接続されるコンデン
サ３８およびインバータ４０とを有する。ここで、水晶
発振器２６および抵抗２８と並列に接続された１反転入
力・ＯＲゲート３０の一方の入力端はコンデンサ３２に
接続され、コンデンサ３２と直列接続されるバリキャッ
プ３４の他端は接地（アース）される。コンデンサ３２
とバリキャップ３４との接点（ノード）は入力抵抗３６
に接続され、その他端は制御電圧端子（入力端子）とな
る。１反転入力・ＯＲゲート３０の他方の入力端子は外
部クロック判定信号（ＣＯ）３ｓが入力される。水晶発
振器２６および抵抗との並列接続端である１反転入力・
ＯＲゲート３０の出力端はコンデンサ３８を介して接地
されるとともに、インバータ４０を介して内部クロック
信号２ｓを出力するＶＣＯ２２の出力端子となる。な
お、内部回路によっては外部クロック信号１ｓが無い時
に、内部クロック２ｓをＨレベルに固定してもよい。こ
の場合には、図３に示すＶＣＯ２２の１反転入力・ＯＲ
ゲートをＮＯＲゲートとすればよい。
回路構成を図３に示す。図３に示すように、ＶＣＯ２２
は、並列接続される水晶発振子２６、抵抗２８および１
反転入力・ＯＲゲート３０と、１反転入力・ＯＲゲート
３０の一方の入力端に対して直列接続されるコンデンサ
３２およびバリキャップ３４と、入力抵抗３６と、１反
転入力・ＯＲゲート３０の出力端に接続されるコンデン
サ３８およびインバータ４０とを有する。ここで、水晶
発振器２６および抵抗２８と並列に接続された１反転入
力・ＯＲゲート３０の一方の入力端はコンデンサ３２に
接続され、コンデンサ３２と直列接続されるバリキャッ
プ３４の他端は接地（アース）される。コンデンサ３２
とバリキャップ３４との接点（ノード）は入力抵抗３６
に接続され、その他端は制御電圧端子（入力端子）とな
る。１反転入力・ＯＲゲート３０の他方の入力端子は外
部クロック判定信号（ＣＯ）３ｓが入力される。水晶発
振器２６および抵抗との並列接続端である１反転入力・
ＯＲゲート３０の出力端はコンデンサ３８を介して接地
されるとともに、インバータ４０を介して内部クロック
信号２ｓを出力するＶＣＯ２２の出力端子となる。な
お、内部回路によっては外部クロック信号１ｓが無い時
に、内部クロック２ｓをＨレベルに固定してもよい。こ
の場合には、図３に示すＶＣＯ２２の１反転入力・ＯＲ
ゲートをＮＯＲゲートとすればよい。
【００１８】次に、外部クロック判定回路１４の一実施
例の具体的回路構成を図４に示す。同図に示すように判
定回路１４は、外部クロック信号１ｓよりも高い周波数
のクロックを発振する外部発振器４２と、外部発振器４
２の出力クロックがそのクロック端子ＣＬＫに入力され
る所定値（ｎ進）カウンタ４４と、このｎ進カウンタ４
４のキャリー出力（カウンタ出力）を反転し、その出力
をｎ進カウンタ４４のイネーブル端子ＥＮに入力するイ
ンバータ４６と、外部クロック信号１ｓを反転するイン
バータ４８と、このインバータ４８の出力と外部クロッ
ク信号１ｓとを入力信号とし、その出力をカウンタ４４
とリセット端子ＲＳＴに入力するＮＡＮＤゲート５０と
を有する。
例の具体的回路構成を図４に示す。同図に示すように判
定回路１４は、外部クロック信号１ｓよりも高い周波数
のクロックを発振する外部発振器４２と、外部発振器４
２の出力クロックがそのクロック端子ＣＬＫに入力され
る所定値（ｎ進）カウンタ４４と、このｎ進カウンタ４
４のキャリー出力（カウンタ出力）を反転し、その出力
をｎ進カウンタ４４のイネーブル端子ＥＮに入力するイ
ンバータ４６と、外部クロック信号１ｓを反転するイン
バータ４８と、このインバータ４８の出力と外部クロッ
ク信号１ｓとを入力信号とし、その出力をカウンタ４４
とリセット端子ＲＳＴに入力するＮＡＮＤゲート５０と
を有する。
【００１９】ここで、このｎ進カウンタ４４は、そのカ
ウント値がｎに達するまでは、ＣＯ出力がＬＯＷであ
り、従ってＥＮ端子にはインバータ４６で反転されたＨ
ＩＧＨが入力されるので、カウントアップを続けるが、
一度カウント値がｎになると、キャリーアウト（Ｈ）を
出力し、すなわち、ＣＯ出力がＨＩＧＨになり、ＥＮ端
子にＬＯＷが入力されるので、その動作を停止するもの
である。
ウント値がｎに達するまでは、ＣＯ出力がＬＯＷであ
り、従ってＥＮ端子にはインバータ４６で反転されたＨ
ＩＧＨが入力されるので、カウントアップを続けるが、
一度カウント値がｎになると、キャリーアウト（Ｈ）を
出力し、すなわち、ＣＯ出力がＨＩＧＨになり、ＥＮ端
子にＬＯＷが入力されるので、その動作を停止するもの
である。
【００２０】従って、ｎ進カウンタ４４は、ＥＮ端子に
入力されるＥＮ信号がハイ（ＨＩＧＨ）である限り、常
にＣＬＫ端子に入力される外部発振器４２の出力クロッ
クをカウントし続けることになる。そのため、ＣＯ信号
がＬＯＷ、すなわちＥＮ信号がＨＩＧＨの時にはカウン
タ４４は動作状態にある。その状態でＲＳＴ端子に入力
されるＲＳＴ信号がＬＯＷになると、カウンタ４４は動
作状態にあることには変わりがないが、カウント値だけ
が０にリセットされ、カウントアップしていくことにな
る。もちろん、カウント値が０にリセットされてもＣＯ
出力はＬＯＷのままである。
入力されるＥＮ信号がハイ（ＨＩＧＨ）である限り、常
にＣＬＫ端子に入力される外部発振器４２の出力クロッ
クをカウントし続けることになる。そのため、ＣＯ信号
がＬＯＷ、すなわちＥＮ信号がＨＩＧＨの時にはカウン
タ４４は動作状態にある。その状態でＲＳＴ端子に入力
されるＲＳＴ信号がＬＯＷになると、カウンタ４４は動
作状態にあることには変わりがないが、カウント値だけ
が０にリセットされ、カウントアップしていくことにな
る。もちろん、カウント値が０にリセットされてもＣＯ
出力はＬＯＷのままである。
【００２１】一方、例えば一旦カウント値がｎとなり、
ＣＯ出力がＨＩＧＨ、すなわちＥＮ信号がＬＯＷになる
と、カウンタ４４はディセーブル状態となり動作を停止
する。この時もちろん、ＣＯ出力はＨＩＧＨのまま維持
される。この状態でＲＳＴ信号がＬＯＷになると、まず
カウンタ４４のカウント値が０にリセットされ、その結
果としてＣＯ出力がＨＩＧＨからＬＯＷに変化し、ＥＮ
信号がＬＯＷからＨＩＧＨに変化する。すなわち、カウ
ンタ４４はディーセブル状態からイネーブル状態とな
り、外部発振器４２の出力クロックを０からカウントア
ップしてゆく。なお、ｎ進カウンタ４４は図示例ではア
ップカウンタであるが、本発明はこれに限定されず、ｎ
から０までカウントダウンするダウンカウンタであって
もよい。
ＣＯ出力がＨＩＧＨ、すなわちＥＮ信号がＬＯＷになる
と、カウンタ４４はディセーブル状態となり動作を停止
する。この時もちろん、ＣＯ出力はＨＩＧＨのまま維持
される。この状態でＲＳＴ信号がＬＯＷになると、まず
カウンタ４４のカウント値が０にリセットされ、その結
果としてＣＯ出力がＨＩＧＨからＬＯＷに変化し、ＥＮ
信号がＬＯＷからＨＩＧＨに変化する。すなわち、カウ
ンタ４４はディーセブル状態からイネーブル状態とな
り、外部発振器４２の出力クロックを０からカウントア
ップしてゆく。なお、ｎ進カウンタ４４は図示例ではア
ップカウンタであるが、本発明はこれに限定されず、ｎ
から０までカウントダウンするダウンカウンタであって
もよい。
【００２２】通常の場合、すなわち外部クロック信号１
ｓが正常に入力されている場合、図５（ａ）に示すよう
に、外部クロック信号１ｓはインバータ４８とＮＡＮＤ
ゲート５０により、インバータ４８の遅延出力作用で、
外部クロック信号１ｓの立上り部が検出されて、ロウ
（ＬＯＷ）パルスが生成され、リセットパルス（出力信
号）として出力される。このＬＯＷ出力信号はｎ進カウ
ンタ４４のリセット（ＲＳＴ）端子へリセット（ＲＳ
Ｔ）信号４ｓとして入力される。ここで、ｎ進カウンタ
４４のＣＯ出力がＬＯＷでＥＮ信号がＨＩＧＨであり、
ｎ進カウンタ４４が動作状態にある場合に、ｎ進カウン
タ４４のＲＳＴ端子にＬＯＷレベルのＲＳＴ信号４ｓが
入力されると、ｎ進カウンタ４４のカウンタ値のみが０
にリセットされ、ｎ進カウンタ４４はＣＬＫ端子に入力
される外部発振器４２の出力クロックを０からカウント
（カウントアップ）してゆく。一方、ｎ進カウンタ４４
のＣＯ出力がＨＩＧＨでＥＮ信号がＬＯＷであり、ｎ進
カウンタ４４がディセネーブル状態にあり、動作を停止
している場合に、カウンタ４４のＲＳＴ端子にＬＯＷレ
ベル信号が入力されると、まず、カウンタ４４のカウン
ト値が０にリセットされ、その結果、ＣＯ出力がＬＯＷ
に変化し、ＥＮ信号がＨＩＧＨに変化してカウンタ４４
はイネーブル状態になり、外部発振器４２の出力クロッ
クを０からカウントアップしてゆく。このようにＣＯ信
号としてＬレベル信号が出力されている間は、カウンタ
４４は動作状態を維持し、カウントアップを続ける。
ｓが正常に入力されている場合、図５（ａ）に示すよう
に、外部クロック信号１ｓはインバータ４８とＮＡＮＤ
ゲート５０により、インバータ４８の遅延出力作用で、
外部クロック信号１ｓの立上り部が検出されて、ロウ
（ＬＯＷ）パルスが生成され、リセットパルス（出力信
号）として出力される。このＬＯＷ出力信号はｎ進カウ
ンタ４４のリセット（ＲＳＴ）端子へリセット（ＲＳ
Ｔ）信号４ｓとして入力される。ここで、ｎ進カウンタ
４４のＣＯ出力がＬＯＷでＥＮ信号がＨＩＧＨであり、
ｎ進カウンタ４４が動作状態にある場合に、ｎ進カウン
タ４４のＲＳＴ端子にＬＯＷレベルのＲＳＴ信号４ｓが
入力されると、ｎ進カウンタ４４のカウンタ値のみが０
にリセットされ、ｎ進カウンタ４４はＣＬＫ端子に入力
される外部発振器４２の出力クロックを０からカウント
（カウントアップ）してゆく。一方、ｎ進カウンタ４４
のＣＯ出力がＨＩＧＨでＥＮ信号がＬＯＷであり、ｎ進
カウンタ４４がディセネーブル状態にあり、動作を停止
している場合に、カウンタ４４のＲＳＴ端子にＬＯＷレ
ベル信号が入力されると、まず、カウンタ４４のカウン
ト値が０にリセットされ、その結果、ＣＯ出力がＬＯＷ
に変化し、ＥＮ信号がＨＩＧＨに変化してカウンタ４４
はイネーブル状態になり、外部発振器４２の出力クロッ
クを０からカウントアップしてゆく。このようにＣＯ信
号としてＬレベル信号が出力されている間は、カウンタ
４４は動作状態を維持し、カウントアップを続ける。
【００２３】ここで、本発明においては、外部クロック
信号１ｓの周期をＴｏとし、ｎ進カウンタ４４がカウン
トを終了するまでの時間、すなわちカウント周期をＴｓ
（外部発振器４２の発振周波数をｆとするとＴｓ＝ｎ／
ｆ）とするとき、Ｔｏ＜Ｔｓとなるように設定してお
く。その結果、図５（ａ）に示すように、ＲＳＴ信号の
ＬＯＷパルスによってカウンタ４４のカウント値が０に
リセットされるとともにＣＯ出力がＨからＬに変化し、
カウンタ４４が一旦動作状態になると、周期Ｔｏの外部
クロック信号１ｓが入力されている間、ｎ進カウンタ４
４のカウント値がｎに達してキャリーアウトを出力し
て、カウントを停止する前に、次のＲＳＴ信号４ｓがカ
ウンタ４４に入力されるので、カウンタ４４は動作状態
を維持し、ＣＯ信号はＬレベルのままである。したがっ
て図３に示すＶＣＯ２２の１反転入力・ＯＲゲート３０
の一方の端子にはＬレベル信号が入力される。このため
ＶＣＯ２２は、発振を続け、その位相はループフィルタ
２０から制御電圧端子に入力される制御信号に従って制
御される。こうしてＶＣＯ２２はインバータ４０を介し
て、出力信号として内部クロック信号２ｓを出力する。
信号１ｓの周期をＴｏとし、ｎ進カウンタ４４がカウン
トを終了するまでの時間、すなわちカウント周期をＴｓ
（外部発振器４２の発振周波数をｆとするとＴｓ＝ｎ／
ｆ）とするとき、Ｔｏ＜Ｔｓとなるように設定してお
く。その結果、図５（ａ）に示すように、ＲＳＴ信号の
ＬＯＷパルスによってカウンタ４４のカウント値が０に
リセットされるとともにＣＯ出力がＨからＬに変化し、
カウンタ４４が一旦動作状態になると、周期Ｔｏの外部
クロック信号１ｓが入力されている間、ｎ進カウンタ４
４のカウント値がｎに達してキャリーアウトを出力し
て、カウントを停止する前に、次のＲＳＴ信号４ｓがカ
ウンタ４４に入力されるので、カウンタ４４は動作状態
を維持し、ＣＯ信号はＬレベルのままである。したがっ
て図３に示すＶＣＯ２２の１反転入力・ＯＲゲート３０
の一方の端子にはＬレベル信号が入力される。このため
ＶＣＯ２２は、発振を続け、その位相はループフィルタ
２０から制御電圧端子に入力される制御信号に従って制
御される。こうしてＶＣＯ２２はインバータ４０を介し
て、出力信号として内部クロック信号２ｓを出力する。
【００２４】外部クロック信号１ｓの周期Ｔｏが正常周
期より長くなり、Ｔｏ＞Ｔｓとなった場合について説明
する。ここで、外部クロック信号が無い場合は、周期Ｔ
が無限大と考えることができる。図５（ｂ）に示すよう
に、外部クロック信号１ｓの周期ＴｃがＴｃ＞Ｔｓにな
ったとする。ｎ進カウンタ４４はＲＳＴ信号４ｓが入力
されると、カウント値を０にリセットし、０からカウン
ト（カウントアップ）してゆく。そしてカウント値のリ
セットから時間Ｔｓが経過するとカウンタ４４は所定数
（ｎ）カウントしてカウント値がｎに達すると、ＣＯ信
号としてＨ信号（キャリーアウト）を出力する。このＨ
信号はインバータ４６を経てＬ信号となりカウンタ４４
のＥＮ端子に入力される。こうしてカウンタ４４はカウ
ントを停止し、その出力信号ＣＯのＨレベルが維持され
る。このＨレベル信号が１反転入力・ＯＲゲート３０に
入力されると、１反転入力・ＯＲゲート３０の出力はＨ
レベルにロックされ、インバータ４０によって反転され
て、内部ロック信号２ｓはＬレベルにロックされる。こ
のようにして、ＶＣＯ２２は発振を停止し、内部クロッ
ク信号２ｓは出力されない。従って、ＶＣＯ２２の出力
信号２ｓを受ける内部回路１６も作動を停止する。
期より長くなり、Ｔｏ＞Ｔｓとなった場合について説明
する。ここで、外部クロック信号が無い場合は、周期Ｔ
が無限大と考えることができる。図５（ｂ）に示すよう
に、外部クロック信号１ｓの周期ＴｃがＴｃ＞Ｔｓにな
ったとする。ｎ進カウンタ４４はＲＳＴ信号４ｓが入力
されると、カウント値を０にリセットし、０からカウン
ト（カウントアップ）してゆく。そしてカウント値のリ
セットから時間Ｔｓが経過するとカウンタ４４は所定数
（ｎ）カウントしてカウント値がｎに達すると、ＣＯ信
号としてＨ信号（キャリーアウト）を出力する。このＨ
信号はインバータ４６を経てＬ信号となりカウンタ４４
のＥＮ端子に入力される。こうしてカウンタ４４はカウ
ントを停止し、その出力信号ＣＯのＨレベルが維持され
る。このＨレベル信号が１反転入力・ＯＲゲート３０に
入力されると、１反転入力・ＯＲゲート３０の出力はＨ
レベルにロックされ、インバータ４０によって反転され
て、内部ロック信号２ｓはＬレベルにロックされる。こ
のようにして、ＶＣＯ２２は発振を停止し、内部クロッ
ク信号２ｓは出力されない。従って、ＶＣＯ２２の出力
信号２ｓを受ける内部回路１６も作動を停止する。
【００２５】このようにして、本発明の第１の態様の半
導体装置においては、外部クロック信号１ｓが停止して
いる間内部回路１６の動作が停止する。従って、内部回
路１６での無駄な電力消費をなくす、もしくは抑制する
ことができる。さらに、ＰＬＬ回路１２、特にＶＣＯ２
２での無駄な電力消費も抑制することができる。
導体装置においては、外部クロック信号１ｓが停止して
いる間内部回路１６の動作が停止する。従って、内部回
路１６での無駄な電力消費をなくす、もしくは抑制する
ことができる。さらに、ＰＬＬ回路１２、特にＶＣＯ２
２での無駄な電力消費も抑制することができる。
【００２６】なお、本発明の第１の態様の半導体装置に
用いられるＰＬＬ回路のＶＣＯは、特に図示例のものに
限定されず、Ｈレベル（信号入力無）の外部クロック判
定信号を受けて、ＶＣＯの出力、すなわちＰＬＬ回路の
内部クロック信号出力をＬレベルにロックできればどの
ようなものであってもよい。また、外部クロック信号の
有無を判定する外部クロック判定回路も図示例に限定さ
れず、外部クロック信号が無い時に判定信号としてＨレ
ベル信号を出すことができればどのようなものでもよ
い。また、逆に判定信号としてＬレベル信号を出すもの
であってもよく、この場合にはＶＣＯはＬレベル信号を
受けて、その出力をＬレベルにロックするものであれば
よい。
用いられるＰＬＬ回路のＶＣＯは、特に図示例のものに
限定されず、Ｈレベル（信号入力無）の外部クロック判
定信号を受けて、ＶＣＯの出力、すなわちＰＬＬ回路の
内部クロック信号出力をＬレベルにロックできればどの
ようなものであってもよい。また、外部クロック信号の
有無を判定する外部クロック判定回路も図示例に限定さ
れず、外部クロック信号が無い時に判定信号としてＨレ
ベル信号を出すことができればどのようなものでもよ
い。また、逆に判定信号としてＬレベル信号を出すもの
であってもよく、この場合にはＶＣＯはＬレベル信号を
受けて、その出力をＬレベルにロックするものであれば
よい。
【００２７】次に、本発明の第２の態様の半導体装置の
一実施例の具体的構成を図６に示す。同図に示すように
本態様の半導体装置６０は、ＰＬＬ回路６２と、外部ク
ロック判定回路１４と、ＰＬＬ回路６２の出力と外部ク
ロック判定回路１４とを入力信号とし、その出力信号を
内部クロック信号２ｓとするＮＯＲゲート６４とを有す
る。また、ＰＬＬ回路６２は、位相比較器１８と、ルー
プフィルタ２０と、電圧制御発振器（ＶＣＯ）６６と、
分周器２４とを有する。ここで、ＶＣＯ６６は、図８に
示す従来公知のＶＣＯを用いることができ、ＰＬＬ回路
６２も、また図７に示す従来公知のＰＬＬ回路であるの
で詳細な説明は省略する。
一実施例の具体的構成を図６に示す。同図に示すように
本態様の半導体装置６０は、ＰＬＬ回路６２と、外部ク
ロック判定回路１４と、ＰＬＬ回路６２の出力と外部ク
ロック判定回路１４とを入力信号とし、その出力信号を
内部クロック信号２ｓとするＮＯＲゲート６４とを有す
る。また、ＰＬＬ回路６２は、位相比較器１８と、ルー
プフィルタ２０と、電圧制御発振器（ＶＣＯ）６６と、
分周器２４とを有する。ここで、ＶＣＯ６６は、図８に
示す従来公知のＶＣＯを用いることができ、ＰＬＬ回路
６２も、また図７に示す従来公知のＰＬＬ回路であるの
で詳細な説明は省略する。
【００２８】ここで、本態様の半導体装置６０の特徴
は、ＮＯＲゲート６４を従来のＰＬＬ回路６２の出力
（内部クロック信号出力）側に設け、ＮＯＲゲート６４
の一方の入力端子にその内部クロック信号出力を接続
し、他方の入力端子に外部クロック判定回路１４の出力
（外部クロック判定信号出力）を接続し、外部クロック
判定信号３ｓがＬレベル信号であるとき（外部クロック
信号が有るとき）、ＰＬＬ回路６２の内部クロック信号
２ｓをＮＯＲゲート６４から出力させ、半導体装置６０
の出力とするのに対し、判定信号３ｓがＨレベル信号で
あるとき（外部クロック信号が無いとき）、ＮＯＲゲー
ト６４の出力をＬレベルに固定し、ＰＬＬ回路６２の内
部クロック信号２ｓの出力を停止することにある。
は、ＮＯＲゲート６４を従来のＰＬＬ回路６２の出力
（内部クロック信号出力）側に設け、ＮＯＲゲート６４
の一方の入力端子にその内部クロック信号出力を接続
し、他方の入力端子に外部クロック判定回路１４の出力
（外部クロック判定信号出力）を接続し、外部クロック
判定信号３ｓがＬレベル信号であるとき（外部クロック
信号が有るとき）、ＰＬＬ回路６２の内部クロック信号
２ｓをＮＯＲゲート６４から出力させ、半導体装置６０
の出力とするのに対し、判定信号３ｓがＨレベル信号で
あるとき（外部クロック信号が無いとき）、ＮＯＲゲー
ト６４の出力をＬレベルに固定し、ＰＬＬ回路６２の内
部クロック信号２ｓの出力を停止することにある。
【００２９】こうして、外部クロック信号１ｓがＰＬＬ
回路６２に入力されている時には、そこで生成された内
部クロック信号２ｓを出力して、内部回路１６を動作さ
せるのに対し、外部クロック信号１ｓが無いときには、
ＰＬＬ回路６２で生成されている内部クロック信号２ｓ
の出力をＮＯＲゲート６４によって停止し、Ｌレベル信
号を出力させて内部回路１６の動作を停止する。こうし
て、外部クロック信号１ｓが停止している間、ＰＬＬ回
路６２の自走発振を停止させることはないが、内部回路
の動作を確実に停止できるので、無駄な電力を削減する
もしくは抑制するもしくはなくすことができる。
回路６２に入力されている時には、そこで生成された内
部クロック信号２ｓを出力して、内部回路１６を動作さ
せるのに対し、外部クロック信号１ｓが無いときには、
ＰＬＬ回路６２で生成されている内部クロック信号２ｓ
の出力をＮＯＲゲート６４によって停止し、Ｌレベル信
号を出力させて内部回路１６の動作を停止する。こうし
て、外部クロック信号１ｓが停止している間、ＰＬＬ回
路６２の自走発振を停止させることはないが、内部回路
の動作を確実に停止できるので、無駄な電力を削減する
もしくは抑制するもしくはなくすことができる。
【００３０】なお、上述した例では、「クロックが無
い」ことを直接判定しているわけではなく、「ある周波
数より遅いクロック」判定することで、「クロックが無
い」ことを判定している。しかし、もともとＰＬＬ回路
にはロックレンジ、すなわち、安定発振可能な周波数範
囲が存在し、周波数がある値より遅い信号にはロックし
ないので、「ある周波数より遅いクロック」を判定し
て、外部クロック判定信号を生成することは妥当である
と思われる。従って、本発明の半導体装置においては、
外部クロック信号が停止した場合に、内部回路の動作を
止めることができるばかりでなく、故障などによって外
部クロック信号の周波数が低下し、所定周波数より遅く
なった場合にも、内部回路の動作を所定時間停止させる
ことができ、無駄な電力消費を抑制できる。
い」ことを直接判定しているわけではなく、「ある周波
数より遅いクロック」判定することで、「クロックが無
い」ことを判定している。しかし、もともとＰＬＬ回路
にはロックレンジ、すなわち、安定発振可能な周波数範
囲が存在し、周波数がある値より遅い信号にはロックし
ないので、「ある周波数より遅いクロック」を判定し
て、外部クロック判定信号を生成することは妥当である
と思われる。従って、本発明の半導体装置においては、
外部クロック信号が停止した場合に、内部回路の動作を
止めることができるばかりでなく、故障などによって外
部クロック信号の周波数が低下し、所定周波数より遅く
なった場合にも、内部回路の動作を所定時間停止させる
ことができ、無駄な電力消費を抑制できる。
【００３１】
【発明の効果】以上に説明したように、本発明の第１の
態様によれば、外部クロック信号の有無を判定すること
ができ、その結果外部クロック信号が無いとき、ＰＬＬ
回路自体の作動が停止されるので、内部回路の作動を停
止でき、ＰＬＬ回路および内部回路での無駄な電力消費
が防止または抑制もしくは削減される。また本発明の第
２の態様によれば、外部クロック信号の有無の判定が無
のとき、内部回路の作動が停止されるので、無駄な電力
消費が防止あるいは抑制もしくは削減される。
態様によれば、外部クロック信号の有無を判定すること
ができ、その結果外部クロック信号が無いとき、ＰＬＬ
回路自体の作動が停止されるので、内部回路の作動を停
止でき、ＰＬＬ回路および内部回路での無駄な電力消費
が防止または抑制もしくは削減される。また本発明の第
２の態様によれば、外部クロック信号の有無の判定が無
のとき、内部回路の作動が停止されるので、無駄な電力
消費が防止あるいは抑制もしくは削減される。
【図１】 本発明に係る半導体装置の一実施例の全体構
成ブロック図である。
成ブロック図である。
【図２】 本発明に係る半導体装置の一実施例の詳細ブ
ロック図である。
ロック図である。
【図３】 図２に示す半導体装置に用いられる停止手段
付電圧制御発振器の一実施例の構成回路図である。
付電圧制御発振器の一実施例の構成回路図である。
【図４】 図２に示す半導体装置に用いられる外部クロ
ック判定回路の一実施例の構成回路図である。
ック判定回路の一実施例の構成回路図である。
【図５】 （ａ）および（ｂ）は、それぞれ図２に示す
半導体装置の外部クロック信号が有る場合と無い場合の
タイムチャートの一例である。
半導体装置の外部クロック信号が有る場合と無い場合の
タイムチャートの一例である。
【図６】 本発明に係る半導体装置の他の実施例の構成
ブロック図である。
ブロック図である。
【図７】 従来のＰＬＬ回路のブロック図である。
【図８】 従来のＰＬＬ回路に用いられる電圧制御発振
器の構成回路図の一例である。
器の構成回路図の一例である。
１０，６０ 半導体装置 １２，６２ ＰＬＬ回路 １４ 外部クロック判定回路 １６ 内部回路 １８ 位相比較器 ２０ ループフィルタ ２２ 停止手段付電圧制御発振器（ＶＣＯ） ２４ 分周器 ２６ 水晶振動子 ２８，３６ 抵抗 ３０ １反転入力・ＯＲゲート ３２，３８ コンデンサ ３４ バリキャップ ４０，４６，４８ インバータ ４２ 外部発振器 ４４ ｎ進カウンタ ５０ ＮＡＮＤゲート ６４ ＮＯＲゲート ６６ 電圧制御発振器（ＶＣＯ） １ｓ 外部クロック信号 ２ｓ 内部クロック信号 ３ｓ 外部クロック判定信号 ４ｓ リセット（ＲＳＴ）信号
Claims (2)
- 【請求項１】外部クロック信号から内部回路を作動させ
るための内部クロック信号を生成するＰＬＬ回路と、前
記外部クロック信号の有無を判定する外部クロック判定
回路と、この外部クロック判定回路の判定信号を受けて
前記外部クロックが無い場合に前記ＰＬＬ回路自体の動
作を停止する手段とを有することを特徴とする半導体装
置。 - 【請求項２】外部クロック信号から内部回路を作動させ
るための内部クロック信号を生成するＰＬＬ回路と、前
記外部クロック信号の有無を判定する外部クロック判定
回路と、この外部クロック判定回路の判定信号を受けて
前記外部クロックが無い場合に前記ＰＬＬ回路と前記内
部回路との間に前記ＰＬＬ回路で生成された内部クロッ
ク信号が前記内部回路に伝播するのを停止する手段とを
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338461A JPH06187063A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338461A JPH06187063A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187063A true JPH06187063A (ja) | 1994-07-08 |
Family
ID=18318385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338461A Withdrawn JPH06187063A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187063A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249881A (ja) * | 1995-03-06 | 1996-09-27 | Nec Corp | Ｐｌｌ回路 |
| JPH09148925A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | Ｐｌｌ回路 |
| EP0798861A1 (en) * | 1996-03-28 | 1997-10-01 | Nec Corporation | Phase synchronization system |
| US6593785B1 (en) | 1996-12-17 | 2003-07-15 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
| JP2005269456A (ja) * | 2004-03-19 | 2005-09-29 | Nec Electronics Corp | 位相同期回路のジッタ検出回路 |
| JP2007280598A (ja) * | 1998-01-21 | 2007-10-25 | Fujitsu Ltd | 入力回路および該入力回路を有する半導体集積回路 |
| JP2008503949A (ja) * | 2004-06-22 | 2008-02-07 | テールズ | 確実な同期信号を生成するための電子装置 |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
-
1992
- 1992-12-18 JP JP4338461A patent/JPH06187063A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249881A (ja) * | 1995-03-06 | 1996-09-27 | Nec Corp | Ｐｌｌ回路 |
| JPH09148925A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | Ｐｌｌ回路 |
| EP0798861A1 (en) * | 1996-03-28 | 1997-10-01 | Nec Corporation | Phase synchronization system |
| US5828253A (en) * | 1996-03-28 | 1998-10-27 | Nec Corporation | Phase synchronization system which reduces power consumption and high frequency noise |
| US6593785B1 (en) | 1996-12-17 | 2003-07-15 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
| JP2007280598A (ja) * | 1998-01-21 | 2007-10-25 | Fujitsu Ltd | 入力回路および該入力回路を有する半導体集積回路 |
| JP2005269456A (ja) * | 2004-03-19 | 2005-09-29 | Nec Electronics Corp | 位相同期回路のジッタ検出回路 |
| JP2008503949A (ja) * | 2004-06-22 | 2008-02-07 | テールズ | 確実な同期信号を生成するための電子装置 |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |