JPH07114384B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07114384B2 JPH07114384B2 JP63239203A JP23920388A JPH07114384B2 JP H07114384 B2 JPH07114384 B2 JP H07114384B2 JP 63239203 A JP63239203 A JP 63239203A JP 23920388 A JP23920388 A JP 23920388A JP H07114384 B2 JPH07114384 B2 JP H07114384B2
- Authority
- JP
- Japan
- Prior art keywords
- phase comparator
- crystal oscillator
- power
- output
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタンバイモードを有するPLL回路に関する。
従来、受信機において局部発振信号をPLLを用いた周波
数シンセサイザーにより発生させている。これは安定な
水晶発振器の発振周波数Ｘをもとにしてつくった基準
周波数Ｒの整数倍Ｎの局部発振周波数Ｌを得るもの
である。上述したようなPLLを呼出信号を待ち続ける可
搬型の受信装置に用いた場合、たとえば、コードレス電
話の子局やページャー受信機等では、常に装置を受信状
態にしておくと電源として用いる電池の寿命が短かくな
りすぎるため、間欠的に受信検出動作していた。すなわ
ち、約１秒の周期Ｔのうち約100msecの信号検出時間Td
の間だけ受信モードとし、PLLを含む受信回路を動作さ
せて呼出信号の有無を検出していた。そして、呼出信号
が無ければ受信回路を再びスタンバイモードとして消費
電力をへらし、呼出信号が検出されたら受信モードを継
続させていた。
数シンセサイザーにより発生させている。これは安定な
水晶発振器の発振周波数Ｘをもとにしてつくった基準
周波数Ｒの整数倍Ｎの局部発振周波数Ｌを得るもの
である。上述したようなPLLを呼出信号を待ち続ける可
搬型の受信装置に用いた場合、たとえば、コードレス電
話の子局やページャー受信機等では、常に装置を受信状
態にしておくと電源として用いる電池の寿命が短かくな
りすぎるため、間欠的に受信検出動作していた。すなわ
ち、約１秒の周期Ｔのうち約100msecの信号検出時間Td
の間だけ受信モードとし、PLLを含む受信回路を動作さ
せて呼出信号の有無を検出していた。そして、呼出信号
が無ければ受信回路を再びスタンバイモードとして消費
電力をへらし、呼出信号が検出されたら受信モードを継
続させていた。
上述した従来のPLL回路において、電池寿命を長くする
ために、周期Ｔをのばすとそれぞれ応答が遅れてしま
い、一方、検出時間Tdを短かくすると、信号検出できる
有効な検出時間Tdeffが短かくなりすぎる問題があっ
た。すなわち、電源が入り、受信回路が動作を始めても
水晶発振器はＱの高い発振子を用いているため、発振が
安定するまで10〜50msecの時間を要してしまう。従っ
て、PLLのロック安定になって受信機の局部発振周波数
が定まってから有効な検出動作を行なうまでに、時間が
かかり、検出時間Tdを短かくすると、有効な検出時間が
短かくなりすぎてしまうことになる。
ために、周期Ｔをのばすとそれぞれ応答が遅れてしま
い、一方、検出時間Tdを短かくすると、信号検出できる
有効な検出時間Tdeffが短かくなりすぎる問題があっ
た。すなわち、電源が入り、受信回路が動作を始めても
水晶発振器はＱの高い発振子を用いているため、発振が
安定するまで10〜50msecの時間を要してしまう。従っ
て、PLLのロック安定になって受信機の局部発振周波数
が定まってから有効な検出動作を行なうまでに、時間が
かかり、検出時間Tdを短かくすると、有効な検出時間が
短かくなりすぎてしまうことになる。
本発明の目的は、水晶発振器が受信状態の時に常に発振
が安定で、検出時間Tdを短かくすることができるPLL回
路を提供することにある。
が安定で、検出時間Tdを短かくすることができるPLL回
路を提供することにある。
本発明のPLL回路は、基準発振器として水晶発振器を備
え、前記水晶発振器の出力を第１の分周回路を介して位
相比較器に入力し、電圧制御発振器の出力を第２の分周
回路を介して前記位相比較器に入力し、前記位相比較器
の出力をループフィルタを介して前記電圧制御発振器に
入力するPLL回路において、前記水晶発振器の電源の供
給を制御する第１の制御手段と、前記第１、第２の分周
回路及び前記位相比較器の電源の供給を制御する第２の
制御手段とを有し、第１の制御手段により前記水晶発振
器へ電源を供給して発振動作を開始後に第２の制御手段
により前記第１、第２の分周回路及び前記位相比較器の
電源を供給して動作を開始させることを特徴とする。
え、前記水晶発振器の出力を第１の分周回路を介して位
相比較器に入力し、電圧制御発振器の出力を第２の分周
回路を介して前記位相比較器に入力し、前記位相比較器
の出力をループフィルタを介して前記電圧制御発振器に
入力するPLL回路において、前記水晶発振器の電源の供
給を制御する第１の制御手段と、前記第１、第２の分周
回路及び前記位相比較器の電源の供給を制御する第２の
制御手段とを有し、第１の制御手段により前記水晶発振
器へ電源を供給して発振動作を開始後に第２の制御手段
により前記第１、第２の分周回路及び前記位相比較器の
電源を供給して動作を開始させることを特徴とする。
第１図は本発明によるPLL回路の第１の実施例を説明す
るためのブロック図である。第１図において、水晶発振
器１は、バイアス源２より制御スイッチ３を介して動作
バイアスを印加されており、出力は固定分周器４を介し
て位相比較器５の第１の入力へ印加され、一方VCO6の出
力は可変分周器７を介して位相比較器５の第２の入力へ
印加され、位相比較器５の出力はループフィルタ８を介
してVCO6の発振周波数を制御している。電源10はメイン
スイッチ及び制御スイッチ11を介して、固定分周器４と
位相比較器５とVCO6と可変分周器７へ電源と供給してい
る。更に、タイマ32が接続され第３図に示すようなＡ及
びＢの信号が出力される。制御スイッチ３及び11にはOR
ゲート30及び31が接続され、それぞれＡ及びＢ信号と、
ロック検出器23からの信号Ｃを入力とし、スイッチをオ
ン・オフさせる。
るためのブロック図である。第１図において、水晶発振
器１は、バイアス源２より制御スイッチ３を介して動作
バイアスを印加されており、出力は固定分周器４を介し
て位相比較器５の第１の入力へ印加され、一方VCO6の出
力は可変分周器７を介して位相比較器５の第２の入力へ
印加され、位相比較器５の出力はループフィルタ８を介
してVCO6の発振周波数を制御している。電源10はメイン
スイッチ及び制御スイッチ11を介して、固定分周器４と
位相比較器５とVCO6と可変分周器７へ電源と供給してい
る。更に、タイマ32が接続され第３図に示すようなＡ及
びＢの信号が出力される。制御スイッチ３及び11にはOR
ゲート30及び31が接続され、それぞれＡ及びＢ信号と、
ロック検出器23からの信号Ｃを入力とし、スイッチをオ
ン・オフさせる。
本発明によるPLL回路は上述したような構成となってい
るため、メインスイッチがオフの場合、又は、タイマ32
からの信号Ａ及びＢと、ロック検出器23からの信号Ｃが
すべてローレベルになり、制御スイッチ3,11が共にオフ
となり、PLL回路全体の動作が停止状態となる。一方、
メインスイッチがオンとなると、タイマ32が動作し、更
に、第３図に示すように、まず信号Ａのみがハイレベル
となる制御スイッチ３がオンとなり、水晶発振器１だけ
が動作する。次に、発振が安定した後、信号Ｂもハイレ
ベルとなると、制御スイッチ11がオンし、PLL回路が動
作する。呼出信号があればPLLはロック状態となる。こ
の状態をロック検出器23が検出し、信号Ｃをハイレベル
にして、制御スイッチ３及び11をオン状態とする。受信
モードを解除する時はロック検出器からの信号Ｃをロー
レベルにするか、メインスイッチをオフにする。これに
より、発振が安定するのに時間がかかる水晶発振器１を
受信機が受信モードになる前から動作させて、受信機が
受信モードになるとすぐにPLL回路全体が安定な受信状
態となるため、検出時間Tdを短くすることができる。
るため、メインスイッチがオフの場合、又は、タイマ32
からの信号Ａ及びＢと、ロック検出器23からの信号Ｃが
すべてローレベルになり、制御スイッチ3,11が共にオフ
となり、PLL回路全体の動作が停止状態となる。一方、
メインスイッチがオンとなると、タイマ32が動作し、更
に、第３図に示すように、まず信号Ａのみがハイレベル
となる制御スイッチ３がオンとなり、水晶発振器１だけ
が動作する。次に、発振が安定した後、信号Ｂもハイレ
ベルとなると、制御スイッチ11がオンし、PLL回路が動
作する。呼出信号があればPLLはロック状態となる。こ
の状態をロック検出器23が検出し、信号Ｃをハイレベル
にして、制御スイッチ３及び11をオン状態とする。受信
モードを解除する時はロック検出器からの信号Ｃをロー
レベルにするか、メインスイッチをオフにする。これに
より、発振が安定するのに時間がかかる水晶発振器１を
受信機が受信モードになる前から動作させて、受信機が
受信モードになるとすぐにPLL回路全体が安定な受信状
態となるため、検出時間Tdを短くすることができる。
第２図は本発明の第２の実施例を説明するためのPLL回
路の例である。
路の例である。
第２図において第１の制御入力端子14を有する水晶発振
器１の出力は、第１のANDゲート12を介して固定分周器
４へ入力され、固定分周器４の出力は位相比較器５の第
１の入力へ印加され、VCO6の出力は第２のANDゲート13
を介して可変分周器７へ入力され、可変分周器７の出力
は位相比較器５の第２の入力へ印加され位相比較器５の
出力はループフィルタ８を介してVCO6の発振周波数を制
御している。第１の制御入力端子14及び第２の制御入力
端子15には、それぞれ第１の実施例で説明したORゲート
30及び31からの信号が入力される。第２の制御入力端子
15からの入力は第1,第２のANDゲート12,13それぞれの他
の入力端子へ共通に印加されている。そして、水晶発振
器1,第１と第２のANDゲート12,13,固定分周器4,可変分
周器7,位相比較器５はCMOS回路で構成されてIC化されて
おり、全体の回路に電源が接続されている。
器１の出力は、第１のANDゲート12を介して固定分周器
４へ入力され、固定分周器４の出力は位相比較器５の第
１の入力へ印加され、VCO6の出力は第２のANDゲート13
を介して可変分周器７へ入力され、可変分周器７の出力
は位相比較器５の第２の入力へ印加され位相比較器５の
出力はループフィルタ８を介してVCO6の発振周波数を制
御している。第１の制御入力端子14及び第２の制御入力
端子15には、それぞれ第１の実施例で説明したORゲート
30及び31からの信号が入力される。第２の制御入力端子
15からの入力は第1,第２のANDゲート12,13それぞれの他
の入力端子へ共通に印加されている。そして、水晶発振
器1,第１と第２のANDゲート12,13,固定分周器4,可変分
周器7,位相比較器５はCMOS回路で構成されてIC化されて
おり、全体の回路に電源が接続されている。
まず、第２の制御入力端子15の電圧をORゲート30からの
信号によりローレベルにすると、第1,第２のANDゲート1
2,13の出力はローレベルに固定される。よって、以降の
固定分周器４と可変分周器７へはパルスは印加されなく
なる。
信号によりローレベルにすると、第1,第２のANDゲート1
2,13の出力はローレベルに固定される。よって、以降の
固定分周器４と可変分周器７へはパルスは印加されなく
なる。
本実施例では、この回路をＣ−MOS回路で構成するた
め、パルスが印加されず、Ｃ−MOS回路が反転動作しな
いので常に電源に接続されていても消費電力は極めて低
くできる。これを利用してスタンバイモードとしてい
る。水晶発振器１は第１の制御入力端子14からの信号に
より動作を制御されるものであり、具体例を第４図に示
す。
め、パルスが印加されず、Ｃ−MOS回路が反転動作しな
いので常に電源に接続されていても消費電力は極めて低
くできる。これを利用してスタンバイモードとしてい
る。水晶発振器１は第１の制御入力端子14からの信号に
より動作を制御されるものであり、具体例を第４図に示
す。
第４図において、第１の制御入力端子14をORゲート30か
らの信号によりハイレベルにすれば、第５図に示す公知
の水晶発振回路と全く等しい動作を行ない、まず水晶発
振器１のみ動作状態として、発振状態を安定させる。次
に、第２の制御入力端子15をハイレベルにすることによ
り、すぐに安定な受信状態となる。又、第２の制御入力
端子14をローレベルにすればNANDゲート16の出力はハイ
レベルに固定されNANDゲート16での消費電流は極めて小
さくなる。
らの信号によりハイレベルにすれば、第５図に示す公知
の水晶発振回路と全く等しい動作を行ない、まず水晶発
振器１のみ動作状態として、発振状態を安定させる。次
に、第２の制御入力端子15をハイレベルにすることによ
り、すぐに安定な受信状態となる。又、第２の制御入力
端子14をローレベルにすればNANDゲート16の出力はハイ
レベルに固定されNANDゲート16での消費電流は極めて小
さくなる。
以上のように、本実施例では、第１の制御入力端子14に
入力する信号により水晶発振器１のオン・オフを制御
し、第２の制御入力端子15に入力する信号により、固定
分周器4,位相比較器５及び可変分周器７へのパルス印加
の制御を行なうことにより、受信機が受信モードとなる
前から、水晶発振器１を動作させ、他は、パルスが印加
されない消費電力の極めて低い状態にしておき、受信機
が受信モードになるとすぐにPLL回路全体が安定な受信
状態になることができる。
入力する信号により水晶発振器１のオン・オフを制御
し、第２の制御入力端子15に入力する信号により、固定
分周器4,位相比較器５及び可変分周器７へのパルス印加
の制御を行なうことにより、受信機が受信モードとなる
前から、水晶発振器１を動作させ、他は、パルスが印加
されない消費電力の極めて低い状態にしておき、受信機
が受信モードになるとすぐにPLL回路全体が安定な受信
状態になることができる。
以上説明したように本発明によるPLL回路では、動作が
安定するまでに10〜50msecと長い時間の要する水晶発振
器１のみを受信機が受信モードにする前からプリオペレ
ートモードとして動作させておくことができる。このた
め、受信機が受信モードになるとすぐにPLL回路は安定
なロック状態にできる。従って、受信機の間欠動作の周
期Ｔのうちの検出時間Tdを約半分の50msecにしても十分
有効な検出時間Tdeffが得ることができる。
安定するまでに10〜50msecと長い時間の要する水晶発振
器１のみを受信機が受信モードにする前からプリオペレ
ートモードとして動作させておくことができる。このた
め、受信機が受信モードになるとすぐにPLL回路は安定
なロック状態にできる。従って、受信機の間欠動作の周
期Ｔのうちの検出時間Tdを約半分の50msecにしても十分
有効な検出時間Tdeffが得ることができる。
第１図は本発明による第１の実施例を説明するためのPL
L回路のブロック図、第２図は本発明による第２の実施
例を説明するためのPLL回路のブロック図、第３図は、
本発明を説明するための信号A,Bのタイミング図、第４
図，第５図は水晶発振器の一例を説明するための回路図
である。 １……水晶発振器、２……バイアス源、3,11……制御ス
イッチ、４……固定分周器、５……位相比較器、６……
VCO、７……可変分周器、８……ループフィルタ、10…
…電源、12,13……ANDゲート、14,15……制御入力端
子、16……NANDゲート、17……インバータゲート、18…
…抵抗、19,21……コンデンサ、20……水晶発振子、30,
31……ORゲート、32……タイマ、23……ロック検出器。
L回路のブロック図、第２図は本発明による第２の実施
例を説明するためのPLL回路のブロック図、第３図は、
本発明を説明するための信号A,Bのタイミング図、第４
図，第５図は水晶発振器の一例を説明するための回路図
である。 １……水晶発振器、２……バイアス源、3,11……制御ス
イッチ、４……固定分周器、５……位相比較器、６……
VCO、７……可変分周器、８……ループフィルタ、10…
…電源、12,13……ANDゲート、14,15……制御入力端
子、16……NANDゲート、17……インバータゲート、18…
…抵抗、19,21……コンデンサ、20……水晶発振子、30,
31……ORゲート、32……タイマ、23……ロック検出器。
Claims (1)
- 【請求項１】基準発振器として水晶発振器を備え、前記
水晶発振器の出力を第１の分周回路を介して位相比較器
に入力し、電圧制御発振器の出力を第２の分周回路を介
して前記位相比較器に入力し、前記位相比較器の出力を
ループフィルタを介して前記電圧制御発振器に入力する
PLL回路において、第１の電源から前記水晶発振器への
電源の供給を制御する第１の制御手段と、前記第１の電
源とは独立に設けられた第２の電源から前記第１及び第
２の分周回路並びに前記位相比較器への電源の供給を制
御する第２の制御手段とを独立に有し、前記第１の制御
手段により前記水晶発振器へ電源を供給して発振動作を
開始せしめた後に、前記第２の制御手段により前記第
１、第２の分周回路及び前記位相比較器への電源供給を
開始せしめることにより、前記分周器及び位相比較器が
受信モードとなる前に前記水晶発振器の発振動作を開始
させるようにしたことを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239203A JPH07114384B2 (ja) | 1988-09-22 | 1988-09-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239203A JPH07114384B2 (ja) | 1988-09-22 | 1988-09-22 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286337A JPH0286337A (ja) | 1990-03-27 |
| JPH07114384B2 true JPH07114384B2 (ja) | 1995-12-06 |
Family
ID=17041266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239203A Expired - Lifetime JPH07114384B2 (ja) | 1988-09-22 | 1988-09-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114384B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128211A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 周波数シンセサイザ |
-
1988
- 1988-09-22 JP JP63239203A patent/JPH07114384B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286337A (ja) | 1990-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4673892A (en) | Phase locked loop frequency synthesizer with battery saving circuit | |
| EP0481804A2 (en) | PLL frequency synthesizer | |
| WO2001086815A3 (en) | Method and apparatus for reducing pll lock time | |
| JPH06284069A (ja) | 移動無線機 | |
| US6173025B1 (en) | PLL frequency synthesizer using frequency dividers reset by initial phase difference | |
| JPH0286337A (ja) | Ｐｌｌ回路 | |
| JPH05122064A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPS6349404B2 (ja) | ||
| JPS6411420A (en) | Phase-locked loop integrated circuit | |
| JPH0469459B2 (ja) | ||
| JPH0361371B2 (ja) | ||
| JPH0582089B2 (ja) | ||
| JP2516402Y2 (ja) | タイマー付電子機器 | |
| JPH0362730A (ja) | 周波数シンセサイザ | |
| JPH05152946A (ja) | Ｐｌｌ回路 | |
| JPH08307256A (ja) | Ｐｌｌ回路 | |
| JPH05276030A (ja) | 位相同期回路 | |
| JPS587721Y2 (ja) | シンセサイザ−受信機 | |
| JP2828807B2 (ja) | Ｐｌｌ回路のデッドロック防止回路 | |
| JPS5776933A (en) | Superheterodyne receiver | |
| JPH0532929B2 (ja) | ||
| JPH08316866A (ja) | Ｐｌｌ回路 | |
| JPH01147921A (ja) | 省電力型ｐｌｌシンセサイザ | |
| JPH0537367A (ja) | 内部クロツク発生回路 | |
| JPH0645983A (ja) | コードレスホン回路 |