JPH06187148A - 情報処理装置の順序制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 この発明の目的は、シーケンスの分岐及び復
帰処理が容易で、高速化を実現できる情報処理装置の順
序制御回路を提供することにある。 【構成】 この発明は、メモリ回路１から読み出される
順序制御情報ＣＤをレジスタ回路２に定期的に保持さ
せ、その保持情報中のロード信号ごとに複数のプログラ
ムカウンタ回路５及び６に保持情報中のダイレクトアド
レスデータＤ１を入力保持させ、その一つを選択的にメ
モリアドレスデータＡＤとしてメモリ回路１に供給し、
次のステップの順序制御情報ＣＤを読み出させる。この
際、外部入力信号Ｓinが判定用基準データＤ２で設定さ
れる条件を満たしているか否かを判定し、条件満足の場
合は、アドレス選択状態をそのまま保持させ、条件を満
足しない場合は、保持情報中の次アドレス選択信号Ｓ１
に基づいき複数のプログラムカウンタ回路５及び６のい
ずれかをカウント動作させ、その出力データを選択させ
るようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は情報処理装置で使用さ
れる順序制御回路に係り、特に外部入力信号の変化を検
出し、それに応じた制御を即時に行うようにしたものに
関する。

【０００２】

【従来の技術】従来の情報処理装置に使用されている順
序制御回路は、論理ゲート、フリップフロップなどの個
別回路素子で構成されていたが、近年、この種の順序制
御回路はマイクロプログラム方式が採用されるようにな
ってきた。

【０００３】このマイクロプログラム方式では、順序制
御の為の複数の情報（以下、順序制御情報と称する）を
予めメモリ回路に格納しておき、アドレス指定によって
任意の順序制御情報を取り出し、クロックに同期して順
次レジスタ回路に取り込み、保持する。そして、保持し
た順序制御情報と外部入力信号とを比較し、その比較結
果から次のステップの順序制御情報をアドレス切換によ
ってメモリ回路から読み出すようにしている。

【０００４】具体的には、まず外部入力信号が順序制御
情報で設定した条件と一致しているかどうかを判別し、
一致していれば順序制御情報内の分岐アドレスをアドレ
ス発生用のプログラムカウンタにロードして同一アドレ
スを発生させ、メモリ回路から同一の順序制御情報を取
り出す。外部入力信号が状態遷移して順序制御情報の設
定条件と不一致になると、プログラムカウンタを起動し
て順次アドレスを切り換え、メモリ回路から設定条件が
一致する順序制御情報を選択することで、順序の流れを
変更するようにしている。

【０００５】しかしながら、上記のような従来のマイク
ロプログラム方式を用いた順序制御回路では、順序制御
情報内からアドレスを分岐した後、再び分岐前の位置に
戻るときには、分岐前に分岐直前のアドレスを一時的に
記憶しておき、そのアドレスを参照して元の位置に戻る
か、または予め制御情報として分岐アドレスをメモリ回
路内に格納しておかなければならなず、シーケンスの分
岐及び復帰処理が繁雑で、高速化が困難であった。

【０００６】

【発明が解決しようとする課題】以上述べたように、従
来の情報処理装置の順序制御回路では、シーケンスの分
岐及び復帰処理が繁雑で、高速化が困難であった。

【０００７】この発明は上記の課題を解決するためにな
されたもので、シーケンスの分岐及び復帰処理が容易
で、高速化を実現できる情報処理装置の順序制御回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る情報処理
装置の順序制御回路は、各々、ダイレクトアドレスデー
タ、判定用基準データ、次アドレス制御信号、及び複数
のロード信号を備える複数の順序制御情報がそれぞれ予
め複数のアドレスに格納されるメモリ回路と、このメモ
リ回路から読み出される順序制御情報を定期的に保持
し、データ別、信号別に出力するレジスタ回路と、それ
ぞれ前記レジスタ回路から出力されるロード信号の一つ
に応じて前記レジスタ回路から出力されるダイレクトア
ドレスデータを取り込み出力する複数個のプログラムカ
ウンタ回路と、この複数個のプログラムカウンタ回路の
各出力データの一つを選択してメモリアドレスデータと
して前記メモリ回路に供給するアドレス切替回路と、前
記レジスタ回路から出力される判定用基準データと外部
入力信号とを比較し、外部入力信号が判定用基準データ
で設定される条件を満たしているか否かを判定する外部
入力判定回路と、この外部入力判定回路が条件を満たす
と判定したとき、前記複数個のプログラムカウンタ回路
及びアドレス切替回路の動作状態をそのまま保持させ、
外部入力判定回路が条件を満たしていないと判定したと
き、前記レジスタ回路から出力される次アドレス制御信
号に基づいて、前記複数のプログラムカウンタ回路のい
ずれかをカウント動作させ、その出力データを前記アド
レス切替回路に選択させるプログラムカウンタ制御回路
とを具備して構成される。

【０００９】

【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。

【００１０】図１は、この発明に係る順序制御回路の構
成を示すものである。図１において、メモリ回路１は予
め外部入力信号の各種状態に応じた複数の制御データ
（所定フォーマットの順序制御情報）を格納し、メモリ
アドレスデータＡＤに対応する制御データを選択的に読
み出し出力する。

【００１１】順序制御情報は、次アドレス選択信号Ｓ
１、判定許可信号Ｓ２、第１ロード信号Ｓ３、第２ロー
ド信号Ｓ４、ダイレクトアドレスデータＤ１、判定用基
準データＤ２で構成される。

【００１２】レジスタ回路２はメモリ回路１から読み出
される制御データ（順序制御情報）ＣＤをクロック信号
ＣＫに同期して取り込み保持して、信号別、データ別に
出力する。

【００１３】外部入力判定回路３はレジスタ回路２から
出力される判定用基準データＤ２と外部入力信号Ｓinと
を比較し、外部入力信号Ｓinが基準データＤ２で設定さ
れている条件を満足しているか否かを判別する。

【００１４】プログラムカウンタ制御回路４は、クロッ
ク信号ＣＫによって起動され、レジスタ回路２から出力
される次アドレス選択信号Ｓ１、判定許可信号Ｓ２、外
部入力判定回路３からの判定結果信号Ｓ５に基づいて第
１カウント許可信号Ｓ６、第２カウント許可信号Ｓ７及
びアドレス切替信号Ｓ８を生成する。

【００１５】第１プログラムカウンタ回路５、第２プロ
グラムカウンタ回路６は共に同一構成であって、リセッ
ト信号ＲＳによって初期状態に設定され、それぞれ対応
するカウント許可信号Ｓ６，Ｓ７によって起動状態とな
り、上記レジスタ回路２から出力されるロード信号Ｓ
３，Ｓ４に従ってレジスタ回路２から出力されるダイレ
クトアドレスデータＤ１を取り込み、出力する。

【００１６】アドレス切替回路７はプログラムカウンタ
制御回路４から出力されるアドレス切替信号Ｓ８に応じ
て第１、第２プログラムカウンタ回路５，６から出力さ
れるアドレスデータＡＤ１，ＡＤ２のいずれか一方を選
択し、メモリ回路１に供給する。

【００１７】上記構成において、以下その動作を説明す
る。

【００１８】まず、初期状態において、リセット信号Ｒ
Ｓにより第１、第２プログラムカウンタ回路５，６内の
データがクリア（初期値）され、初期アドレスＡＤ１，
ＡＤ２のいずれか一方がアドレス切替回路７を介してメ
モリ回路１に供給されて、ある制御データＣＤが読み出
されたとする。レジスタ回路２はクロック信号ＣＫに同
期してその制御データＣＤを保持し、信号別、データ別
に振り分ける。

【００１９】そのうち、判定用基準データＤ２は外部入
力信号Ｓinと共に外部入力判定回路３に供給される。こ
の外部入力判定回路３は外部入力信号Ｓinが基準データ
Ｄ２で設定される条件を満たしているか否かを判別し、
条件を満たしているときは論理“１”、条件を満たして
いないときは論理“０”の判定結果信号Ｓ５を出力す
る。

【００２０】この判定結果信号Ｓ５はレジスタ回路３か
ら出力される次アドレス選択信号Ｓ１及び判定許可信号
Ｓ２と共にプログラムカウンタ制御回路４に供給され
る。このプログラムカウンタ制御回路４は、予め図２に
示す入出力テーブルを備えており、クロック信号ＣＫが
供給されると、このテーブルを参照して、入力された各
信号Ｓ１、Ｓ２、Ｓ５の状態から第１、第２カウント許
可信号Ｓ６，Ｓ７及びアドレス切替信号Ｓ８の各論理レ
ベルを決定する。

【００２１】図２において、判定許可信号Ｓ２が論理
“０”のとき（図２（ａ），（ｂ））、カウント許可信
号Ｓ６，Ｓ７及びアドレス切替信号Ｓ８はどの信号も判
定結果信号Ｓ５とは無関係となり、次アドレス選択信号
Ｓ１の論理レベルにより決定される。

【００２２】ここで、次アドレス選択信号Ｓ１が論理０
のとき（図２（ａ））、アドレス切替信号Ｓ８は論理
“０”に、第１カウント許可信号Ｓ６は論理“１”に、
第２カウント許可信号Ｓ７は論理“０”に設定される。

【００２３】次アドレス選択信号Ｓ１が論理“１”のと
き（図２（ｂ））、アドレス切替信号Ｓ８は論理“１”
に、第１カウント許可信号Ｓ６は論理“０”に、第２カ
ウント許可信号Ｓ７は論理“１”に設定される。

【００２４】一方、判定許可信号Ｓ２が論理“１”のと
き（図２（ｃ），（ｄ），（ｅ））は以下のようにな
る。

【００２５】判定結果信号Ｓ５が論理“１”で、次アド
レス選択信号Ｓ１が論理“０”のとき（図２（ｃ））、
アドレス切替信号Ｓ８は論理“０”に、第１カウント許
可信号Ｓ６は論理“１”に、第２カウント許可信号Ｓ７
は論理“０”に設定される。

【００２６】判定結果信号Ｓ５が論理“１”で、次アド
レス選択信号Ｓ１が論理“１”のとき（図２（ｄ））、
アドレス切替信号Ｓ８は論理“１”に、第１カウント許
可信号Ｓ６は論理“０”に、第２カウント許可信号Ｓ７
は論理“１”に設定される。

【００２７】判定結果信号Ｓ５が論理“０”のとき（図
２（ｅ））、アドレス切替信号Ｓ８、第１カウント許可
信号Ｓ６、第２カウント許可信号Ｓ７はいずれも変化せ
ず、その前の状態が保持される。

【００２８】以上のように論理レベルが設定された第１
カウント許可信号Ｓ６は第１プログラムカウンタ回路５
に、第２カウント許可信号Ｓ７は第２プログラムカウン
タ回路６に供給される。

【００２９】第１プログラムカウンタ回路５は、次の条
件により第１アドレスデータＡＤ１を出力する。

【００３０】レジスタ回路２から供給される第１ロード
信号Ｓ３が論理“１”のとき、レジスタ回路２から供給
されるダイレクトアドレスデータＤ１を入力し、内部に
保持した後、第１アドレスデータＡＤ１として出力す
る。但し、その出力状態は第１カウント許可信号Ｓ６の
論理レベルによって決定される。

【００３１】すなわち、第１ロード信号Ｓ３の論理レベ
ルにかかわらず、第１カウント許可信号Ｓ６が論理
“０”のとき、第１プログラムカウンタ回路５は何もせ
ず、すでに保持しているデータをそのまま保持して、第
１アドレスデータＡＤ１として出力する。また、第１ロ
ード信号Ｓ３が論理“１”で第１カウント許可信号Ｓ６
も論理“１”のとき、今まで保持していたデータに１を
加算して内部に保持し、第１アドレスデータＡＤ１とし
て出力する。

【００３２】同様に、第２プログラムカウンタ回路６
は、次の条件により第２アドレスデータＡＤ２を出力す
る。

【００３３】レジスタ回路２から供給される第２ロード
信号Ｓ４が論理“１”のとき、レジスタ回路２から供給
されるダイレクトアドレスデータＤ１を入力し、内部に
保持した後、第２アドレスデータＡＤ２として出力す
る。但し、その出力状態は第２カウント許可信号Ｓ７の
論理レベルによって決定される。

【００３４】すなわち、第２ロード信号Ｓ４の論理レベ
ルにかかわらず、第２カウント許可信号Ｓ７が論理
“０”のとき、第２プログラムカウンタ回路６は何もせ
ず、すでに保持しているデータをそのまま保持して、第
２アドレスデータＡＤ２として出力する。また、第２ロ
ード信号Ｓ４が論理“１”で第２カウント許可信号Ｓ７
も論理１のとき、今まで保持していたデータに１を加算
して内部に保持し、第２アドレスデータＡＤ２として出
力する。

【００３５】第１、第２プログラムカウンタ回路５，６
から出力される第１、第２アドレスデータＡＤ１，ＡＤ
２はアドレス切替回路７に供給される。このアドレス切
替回路７は、プログラムカウンタ制御回路４から供給さ
れるアドレス切替信号Ｓ８が論理“０”のとき、第１ア
ドレスデータＡＤ１をメモリアドレスデータＡＤとして
メモリ回路１に導出し、アドレス切替信号Ｓ８が論理
“１”のとき、第２アドレスデータＡＤ２をメモリアド
レスデータＡＤとしてメモリ回路１に供給する。

【００３６】メモリ回路１は入力したメモリアドレスデ
ータＡＤで指定される領域の制御データＣＤを読み出
し、レジスタ回路２に送る。レジスタ回路２はクロック
信号ＣＫに同期して制御データＣＤを保持する。

【００３７】以後、上記の動作を繰り返し、制御データ
ＣＤ中の判定用基準データＤ２と外部入力信号Ｓinとを
比較し、条件が満たされていれば、次のステップも同じ
制御データを用い、条件が満たされていなければ、次の
ステップでは１加算されたアドレスデータに対応する制
御データで処理される。

【００３８】したがって、上記構成による順序制御回路
は、複数のプログラムカウンタ回路５，６，により、制
御を分岐するときの飛び先アドレスをそれぞれのプログ
ラムカウンタ回路５，６に設定しておき、外部入力信号
Ｓinの状態に応じてその制御のシーケンスを変化させる
とき、複数のプログラムカウンタ回路５，６から出力さ
れるアドレスＡＤ１，ＡＤ２を選択してメモリアドレス
ＡＤとするようにしているので、極めて容易にシーケン
スの分岐及び復帰処理を行うことができ、これによって
処理の高速化を実現することができる。

【００３９】尚、この発明は上記の実施例に限定される
ものではなく、この発明の要旨を逸脱しない範囲で種々
変更しても実施可能である。

【００４０】

【発明の効果】以上述べたようにこの発明によれば、シ
ーケンスの分岐及び復帰処理が容易で、高速化を実現で
きる情報処理装置の順序制御回路を提供することができ
る。

【図面の簡単な説明】

【図１】この発明に係る情報処理装置の順序制御回路の
一実施例を示すブロック回路構成図である。

【図２】同実施例のプログラムカウンタ制御回路の入出
力条件を表すテーブル構成図である。

【符号の説明】

１ メモリ回路 ２ レジスタ回路 ３ 外部入力判定回路 ４ プログラムカウンタ制御回路 ５ 第１プログラムカウンタ回路 ６ 第２プログラムカウンタ回路 ７ アドレス切替回路 ＡＤ メモリアドレスデータ ＣＤ 順序制御データ Ｄ１ ダイレクトアドレスデータ Ｄ２ 判定用基準データ Ｓin 外部入力信号 ＣＫ クロック信号 ＲＳ リセット信号 Ｓ１ 次アドレス選択信号 Ｓ２ 判定許可信号 Ｓ３ 第１ロード信号 Ｓ４ 第２ロード信号 Ｓ５ 判定結果信号 Ｓ６ 第１カウント許可信号 Ｓ７ 第２カウント許可信号 Ｓ８ アドレス切替信号 ＡＤ１ 第１アドレスデータ ＡＤ２ 第２アドレスデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々、ダイレクトアドレスデータ、判定
   用基準データ、次アドレス制御信号、及び複数のロード
   信号を備える複数の順序制御情報がそれぞれ予め複数の
   アドレスに格納されるメモリ回路と、 このメモリ回路から読み出される順序制御情報を定期的
   に保持し、データ別、信号別に出力するレジスタ回路
   と、 それぞれ前記レジスタ回路から出力される前記複数のロ
   ード信号の一つに応じて前記レジスタ回路から出力され
   る前記ダイレクトアドレスデータを取り込み出力する複
   数個のプログラムカウンタ回路と、 この複数個のプログラムカウンタ回路の各出力データの
   一つを選択してメモリアドレスデータとして前記メモリ
   回路に供給するアドレス切替回路と、 前記レジスタ回路から出力される前記判定用基準データ
   と外部入力信号とを比較し、該外部入力信号が前記判定
   用基準データで設定される条件を満たしているか否かを
   判定する外部入力判定回路と、 この外部入力判定回路が条件を満たすと判定したとき、
   前記複数個のプログラムカウンタ回路及び前記アドレス
   切替回路の動作状態をそのまま保持させ、前記外部入力
   判定回路が条件を満たしていないと判定したとき、前記
   レジスタ回路から出力される前記次アドレス制御信号に
   基づいて、前記複数のプログラムカウンタ回路のいずれ
   かをカウント動作させ、その出力データを前記アドレス
   切替回路に選択させるプログラムカウンタ制御回路とを
   具備したことを特徴とする情報処理装置の順序制御回
   路。