JPH06187193A - プログラムデバッグ装置およびマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 デバッグ上必要なトレース情報のみをトレー
スメモリに格納させることができるデバッグ装置を提供
する。 【構成】 マイクロコンピュータ１１で実行されるプロ
グラムのデバッグを行うためのプログラムデバッグ装置
であって、マイクロコンピュータ１１が実行した命令が
分岐命令であるか否かを判別し、分岐命令である場合に
は分岐命令実行信号２９を出力する分岐実行アドレス格
納メモリ１７と、分岐命令実行信号２９を入力した場合
に、トレースメモリ１２にこの分岐命令およびこの分岐
命令の前後所定ステップの命令のみを記憶させるアドレ
ス制御回路１８とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
で実行されるプログラムのデバッグを行うためのプログ
ラムデバッグ装置、および、プログラムのデバッグに適
したマイクロコンピュータに関するものである。

【０００２】

【従来の技術】従来のデバッグ装置としては、例えば、
実行アドレスやステータス情報、リード／ライトデ−タ
などの実行状態を表す情報（以下、「トレース情報」と
記す）をトレースメモリに順次格納し、格納されたトレ
ース情報をディスプレイで表示させてマイクロコンピュ
ータの実行状態をチェックすることによってデバッグ作
業を行う形式のものが知られている。

【０００３】図６は、従来のデバッグ装置におけるトレ
ース回路６０の一構成例を概略的に示すブロック図であ
る。

【０００４】同図において、マイクロコンピュータ１１
からはバス情報２１が出力される。このバス情報２１
は、アドレス、デ−タ、ステータス情報（リード、ライ
ト等）によって構成されている。

【０００５】比較回路１３は、外部のターゲット回路か
ら出力される外部ロジック信号２２およびバス情報２１
を入力する。そして、これらの信号値を予め記憶した設
定値と比較し、両者が一致したときにトレースメモリ１
２へのトレース情報の格納の開始或いは停止を指示する
制御信号２６を出力する。

【０００６】ライトストローブ生成回路１４は、バス情
報２１の内のステータス情報２３を入力し、このステー
タスをトリガとして、トレースメモリ１２へのバス情報
２１の書込タイミングを与える信号であるライトストロ
ーブ信号２４を生成する。このライトストローブ信号２
４は、ライトストローブ制御回路１５に送られる。

【０００７】ライトストローブ制御回路１５は、ライト
ストローブ信号２４とともに比較回路１３から上述の制
御信号２６を入力し、トレース実行中はライトストロー
ブ信号２４をイネーブルにし、トレースライトストロー
ブ信号２５として出力する。一方、トレースを停止して
いる間、ライトストローブ制御回路１５は、入力したラ
イトストローブ信号２４をディセーブルにする。

【０００８】アドレス制御回路１６は、トレースメモリ
１２にバス情報を書き込む際のアドレスを指定するため
のアドレス信号２７を生成して出力する。このアドレス
制御回路１６の内部にはアドレスインクリメンタ（図示
せず）が備えられており、ライトストローブ制御回路１
５からトレースライトストローブ信号２５を入力するた
びにアドレス信号２７の示すアドレス値が「１」ずつ加
算される。また、比較回路１３から入力する制御信号に
よってクリア等の制御が行われる。

【０００９】トレースメモリ１２は、デ−タ入力端子２
ａから入力したバス情報２１を、書込信号入力端子１２
ｂから入力したトレースライトストローブ信号２５のタ
イミングにしたがって、アドレス入力端子１２ｃから入
力したアドレス信号２７が指定するアドレスに格納す
る。

【００１０】このトレースメモリ１２に格納されたバス
情報（トレース情報）２１は、デバッグ時には、図示し
ないディスプレイ装置によって表示される。

【００１１】このようなデバッグ装置では、比較回路１
３が出力する制御信号によってトレースが開始されてか
ら停止されるまでの間、マイクロコンピュータ１１から
出力されるバス情報（トレース情報）２１はすべてトレ
ースメモリ１２に格納される。すなわち、トレースの開
始から停止までの間にマイクロコンピュータ１１が実行
した処理内容は、すべてトレースメモリ１２に格納され
る。

【００１２】

【発明が解決しようとする課題】このようなデバッグ装
置を用いてユーザがマイクロコンピュータ１１のプログ
ラムデバッグ作業を行う場合、マイクロコンピュータ１
１が実行した処理のすべて（すなわちトレースメモリ１
２に格納された内容のすべて）をチェックすることはま
れであり、通常は例えばジャンプ命令、コール命令、リ
ターン命令或いは割り込み命令等、実行アドレスの分岐
を伴う動作（以下、単に「分岐動作」と記す）に係わる
命令の前後のみをチェックすれば十分である。このよう
に、分岐動作のみをチェックしたい場合、従来は、ディ
スプレイ表示されたトレース情報から該当箇所を探しな
がらチェックを行っていた。

【００１３】このため、従来のデバッグ装置では、トレ
ースメモリ１２に格納されたトレース情報の大部分はデ
バッグ時に使用されない情報であり、トレースメモリ１
２の利用効率は非常に悪かった。

【００１４】また、チェックを行う情報よりもチェック
を行わない情報の方が遥かに多くなることによりユーザ
がチェック箇所を探しにくく、このためデバッグ作業の
効率が悪かった。さらに、このようにユーザがチェック
箇所を見落としやすいので、プログラムにバグがあって
もこれを見落としてしまう可能性も高かった。

【００１５】これに対して、比較回路１３の設定値を適
当に選ぶことにより、分岐動作の前後のみがトレースメ
モリ１２に格納されるようにすることも可能である。し
かしながら、このようにしてジャンプ命令等のある箇所
を指定する場合には、コスト等の理由から数箇所ないし
数十箇所の指定しかできず、プログラム中の分岐動作に
係わる命令がある箇所のすべてを指定することは実質的
に不可能である。

【００１６】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、デバッグ上必要なトレース情
報のみをトレースメモリに格納させることができるデバ
ッグ装置およびこのようなデバッグ装置で使用されるマ
イクロコンピュータを提供することを目的とする。

【００１７】

【課題を解決するための手段】

(1) 第１の発明に係わるプログラムデバッグ装置は、マ
イクロコンピュータで実行されるプログラムのデバッグ
を行うためのプログラムデバッグ装置であって、前記マ
イクロコンピュータの実行が分岐動作であるか否かを判
別し、分岐動作である場合には分岐実行信号を出力する
判別手段と、前記分岐実行信号を入力した場合に、この
命令およびこの命令の前後所定ステップの命令のみを記
憶する記憶手段と、を備えたことを特徴とする。 (2) 第２の発明に係わるプログラムデバッグ装置は、マ
イクロコンピュータで実行されるプログラムのデバッグ
を行うためのプログラムデバッグ装置であって、分岐実
行信号を入力した場合に、この命令およびこの命令の前
後所定ステップの命令のみを記憶する記憶手段を備えた
ことを特徴とする。 (3) 第３の発明に係わるマイクロコンピュータは、上記
第２の発明に係わるプログラムデバッグ装置に使用する
マイクロコンピュータであって、実行が分岐動作である
か否かを判別し、分岐動作である場合には分岐実行信号
を出力する判別手段を備えたことを特徴とする。

【００１８】

【作用】本発明によれば、マイクロコンピュータの実行
が分岐動作であるか否かを判別手段が判別して分岐動作
である場合に分岐実行信号を出力し、記憶手段が分岐実
行信号を入力した場合にこのの動作に係わる命令および
この命令の前後所定ステップの命令のみを記憶すること
により、分岐動作に係わる命令およびこの命令の前後所
定ステップの命令のみをトレースすることが可能とな
る。

【００１９】

【実施例】

（実施例１）第１の発明に係わるデバッグ装置の一実施
例について説明する。

【００２０】図１は、本実施例に係わるデバッグ装置に
おけるトレース回路１０の一構成例を概略的に示すブロ
ック図である。同図において、図６と同じ符号を付した
構成部は、それぞれ図６と同じものを示している。

【００２１】分岐実行アドレス格納メモリ１７は、マイ
クロコンピュータ１１の実行命令のアドレスに対応させ
たアドレスを備えており、各アドレスについて１ビット
のデ−タの格納を行うことができる。そして、マイクロ
コンピュータ１１の各実行命令に対応させて、この命令
が分岐動作を伴うもの（ジャンプ命令、コール命令、リ
ターン命令或いは割り込み命令等）であるか否かの情報
を格納する。ここでは、当該アドレスの命令が分岐動作
を伴うものであるときは「１」を格納し、分岐動作を伴
わないものであるときには「０」を格納するものとす
る。

【００２２】プログラム開発言語実行回路３２は、マイ
クロコンピュータ１１が実行する各命令が分岐動作を伴
うものであるか否かを判断し、分岐動作を伴う命令があ
ったときは当該命令のアドレスを出力する。例えば、こ
の回路３２として、プログラムのアセンブリを行う際に
当該命令が分岐動作を伴うものであるか否かの判断も行
うことができるプログラム開発言語を用いたものを使用
することにより、このような判断を行うことができる。

【００２３】分岐情報書込回路１９は、プログラム開発
言語実行回路３２から入力したアドレス情報にしたがっ
て、分岐実行アドレス格納メモリ１７へのデ−タの格納
を行う。すなわち、この分岐情報書込回路１９は、分岐
実行アドレス格納メモリ１７内の、プログラム開発言語
実行回路３２から入力したアドレス情報に該当するアド
レスには「１」を格納し、他のアドレスには「０」を格
納する。このような分岐情報書込回路１９による分岐実
行アドレス格納メモリ１７へのデ−タの格納は、トレー
スを行う前に予め実施しておく。

【００２４】なお、プログラム開発言語実行回路３２を
用いず、各命令が分岐動作に係わる命令であるか否かを
ユーザ自身がプログラムリストから判断して分岐実行ア
ドレス格納メモリ１７の設定を行なうように、分岐情報
書込回路１９を構成してもよい。

【００２５】さらに、上述の分岐実行アドレス格納メモ
リ１７は、マイクロコンピュータ１１からアドレス情報
２８を入力すると、このアドレスに対応するビットの値
をチェックする。そして、このビットが「１」であれ
ば、図示しない出力回路から、アドレス制御回路１８に
対して分岐実行信号２９を出力する。

【００２６】アドレス制御回路１８は、トレースメモリ
１２の書き込みアドレスを指定するためのアドレス信号
２７を生成する。このアドレス信号２７の示すアドレス
値は、ライトストローブ制御回路１５からトレースライ
トストローブ信号２５を入力するたびに「１」ずつ加算
されるが、初期アドレスから所定アドレス（ここでは２
ｎとする）増加すると、この初期アドレス（すなわち２
ｎ個前のアドレス）に戻る。そして、分岐実行アドレス
格納メモリ１７から分岐実行信号２９を入力すると、ト
レースライトストローブ信号２５に応じて「１」ずつ加
算されたｎ個のアドレス信号２７を順次出力した後、
｛初期アドレス＋（２ｎ＋１）｝番目のアドレスを示す
値を出力する。そして、このアドレスを初期アドレスと
して、同じ動作を繰り返す。なお、比較回路１３から入
力する制御信号２６によってクリア等の制御が行われる
点は、上述した従来のデバッグ装置（図６参照）のアド
レス制御回路１６と同じである。

【００２７】次に、本実施例のデバッグ装置を使用した
場合の、トレースメモリ１２への格納動作の手順につい
て説明する。図２は、かかる動作を説明するための概念
図である。

【００２８】図２（ａ）に示したように、本実施例で
は、トレースメモリ１２の記憶領域を複数のブロック
Ａ，Ｂ，Ｃ，…に分割して考える。ここで、各ブロック
には、２ｎ＋１ずつのアドレスを有している。

【００２９】マイクロコンピュータ１１が最初に命令を
実行したときのバス情報は、１番地（ブロックＡ）に格
納される。さらに、二回目以降に実行した命令について
のバス情報も、２番地以降に順次格納される。

【００３０】次いで、ブロックＡ内のすべての番地（１
番地〜２ｎ＋１番地）へのバス情報の格納が終わると、
次のバス情報は再び１番地に格納される（これにより、
前回１番地に格納されたバス情報は消去される）。そし
て、その後のバス情報も、２番地以降に順次格納されて
いく。このような動作は、マイクロコンピュータ１１が
分岐動作に係わる命令を実行するまで繰り返される。

【００３１】ここで、マイクロコンピュータ１１が実行
した命令が分岐動作を伴うものである場合、その後のｎ
個のバス情報は、上述した場合と同様、ブロックＡ内の
番地に順次格納される。ここで、分岐動作実行後、ｎ個
のバス情報を格納する前に２ｎ＋１番地へのバス情報の
格納が行われた場合も、上述した場合と同様、残りのバ
ス情報については１番地から再格納を行う。

【００３２】そして、分岐動作実行後のｎ個のバス情報
の格納が終わると、引き続き、ブロックＢの各番地（２
ｎ＋２番地〜４ｎ＋２番地）への格納が順次行われる。

【００３３】例えば、図２（ｂ）に示したように、１ブ
ロック内のアドレス領域の数を１７（すなわちｎ＝８）
とし、１２番地に格納すべきバス情報が分岐動作に係わ
る命令のものであったとすると、この命令に係わるバス
情報を１２番地に格納した後、その後の８個のバス情報
は１３番地〜１７番地および１番地〜３番地に順次格納
し、９個目以降のバス情報は１８番地〜３４番地に順次
格納していく。

【００３４】そして、次にマイクロコンピュータ１１が
分岐動作に係わる命令を実行するまで、ブロックＢの各
番地への格納が繰り返し行われる。分岐動作に係わる命
令の実行が行われたときは、上述の場合と同様に、ｎ個
のバス情報を格納した後、ブロックＣの各番地への格納
が引き続き行われる。

【００３５】以下、同様にして、トレースが停止するま
で、各ブロックへのバス情報の格納が順次行われる。

【００３６】このように、本実施例のデバッグ装置によ
れば、分岐動作に係わる命令およびこの前後ｎビットの
トレース情報（バス情報２１）のみをトレースメモリ１
２に格納することができる。

【００３７】（実施例２）次に、第２の発明に係わるデ
バッグ装置および第３の発明に係わるマイクロコンピュ
ータの実施例について説明する。

【００３８】図３は、本実施例に係わるデバッグ装置に
おけるトレース回路３０の一構成例を概略的に示すブロ
ック図である。同図において、図１、図６と同じ符号を
付した構成部は、それぞれこれらの図と同じものを示し
ている。

【００３９】本実施例では、マイクロコンピュータ３１
が、分岐動作に係わる命令が存在することを示す信号で
ある分岐実行信号２９を出力する。

【００４０】図４は、マイクロコンピュータ３１の一構
成例を概略的に示すブロック図である。このマイクロコ
ンピュータ３１は、分岐動作に係わる命令が格納された
ときに分岐動作デコード信号４３を出力する命令デコー
ダ４１と、割り込みイネーブル状態で割り込み要求があ
ったときに割込受付信号４４を出力する割込受付回路４
２とを備えている。そして、分岐動作デコード信号４３
および割込受付信号４４は、ＯＲ回路４５に入力され
る。このＯＲ回路４５は、分岐動作デコード信号４３ま
たは割込受付信号４４がオンのときには、分岐実行信号
２９を出力する。

【００４１】この分岐実行信号２９は、比較回路１３を
介してアドレス制御回路１８へ伝達される。

【００４２】アドレス制御回路１８は、上述の実施例１
におけるアドレス制御回路と同様にして、トレースメモ
リ１２の書き込みアドレスを指定するためのアドレス信
号２７を生成する。アドレス信号２７の示すアドレス値
は、ライトストローブ制御回路１５からトレースライト
ストローブ信号２５を入力するたびに「１」ずつ加算さ
れるが、初期アドレスから所定アドレス（ここでは２ｎ
とする）増加すると初期アドレスに戻る。そして、分岐
実行信号２９を入力すると、トレースライトストローブ
信号２５に応じてｎ個のアドレス信号２７を順次出力し
た後、｛初期アドレス＋（２ｎ＋１）｝番目のアドレス
を示す値を出力し、これを初期アドレスとして同じ動作
を繰り返す。

【００４３】このような構成のトレース回路３０および
マイクロコンピュータ３１を用いることによっても、上
述の実施例１と同様にして（図２参照）、分岐動作に係
わる命令およびこの前後のトレース情報のみをトレース
メモリ１２に格納することができる。

【００４４】ここで、マイクロコンピュータ３１の構成
は図４に示されたものに限定されるものではなく、分岐
動作に係わる命令が存在するときに分岐実行信号２９が
出力される構成でありさえすれば使用することができ
る。

【００４５】図５に、マイクロコンピュータ３１の他の
構成例を示す。このマイクロコンピュータ３１はパイプ
ライン処理方式を採用しており、内部に、命令バッファ
５１と、分岐動作の実行時に命令バッファ内に格納され
た命令をクリアするための信号であるキューフラシュ信
号５３を出力する命令デコーダ５２とを備えている。そ
して、このキューフラシュ信号５３を分岐実行信号２９
として、外部に出力する。この分岐実行信号２９は、比
較回路１３を介してアドレス制御回路１８へ取り込むこ
とにより、本実施例のデバッグ装置を用いたトレースを
行うことができる（図３参照）。

【００４６】なお、以上説明した実施例１，２におい
て、トレースメモリ１２に格納される命令は、分岐動作
に係わる命令の前のものと後のものとのとで数が異なっ
ていてもよいことは、もちろんである。

【００４７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、デバッグ上必要なトレース情報のみをトレースメ
モリに格納させることができるデバッグ装置およびこの
ようなデバッグ装置で使用されるマイクロコンピュータ
を提供することができる。

【００４８】したがって、デバッグ装置のメモリの記憶
容量を小さくすることができるのでコストを低下させる
ことができ、さらに、デバッグ作業の効率を向上させる
こともできる。

【図面の簡単な説明】

【図１】第１の発明の一実施例に係わるデバッグ装置に
おけるトレース回路の一構成例を概略的に示すブロック
図である。

【図２】（ａ）、（ｂ）ともに、図１に示したデバッグ
装置を使用した場合のトレースメモリへの格納動作を説
明するための概念図である。

【図３】第２の発明の一実施例に係わるデバッグ装置に
おけるトレース回路の一構成例を概略的に示すブロック
図である。

【図４】第３の発明に係わるマイクロコンピュータの一
構成例を概略的に示すブロック図である。

【図５】第３の発明に係わるマイクロコンピュータの他
の構成例を概略的に示すブロック図である。

【図６】従来のデバッグ装置におけるトレース回路の一
構成例を概略的に示すブロック図である。

【符号の説明】

１０，３０，６０ トレース回路 １１，３１ マイクロコンピュータ １２ トレースメモリ １３ 比較回路 １４ ライトストローブ生成回路 １５ ライトストローブ制御回路 １６，１８ アドレス制御回路 １７ 分岐実行アドレス格納メモリ １９ 分岐情報書込回路 ２１ バス情報 ２２ 外部ロジック信号 ２３ ステータス情報 ２４ ライトストローブ信号 ２５ トレースライトストローブ信号 ２６ 制御信号 ２７ アドレス信号 ２８ アドレス情報 ２９ 分岐実行信号 ４１，５２ 命令デコーダ ４２ 割込受付回路 ４３ 分岐動作デコード信号 ４４ 割込受付信号 ４５ ＯＲ回路 ５１ 命令バッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】マイクロコンピュータで実行されるプログ
   ラムのデバッグを行うためのプログラムデバッグ装置で
   あって、 前記マイクロコンピュータの実行が実行アドレスの分岐
   を伴うもの（以下、「分岐動作」）であるか否かを判別
   し、分岐動作である場合には分岐実行信号を出力する判
   別手段と、 前記分岐実行信号を入力した場合に、この命令およびこ
   の命令の前後所定ステップの命令のみを記憶する記憶手
   段と、 を備えたことを特徴とするプログラムデバッグ装置。
2. 【請求項２】前記判別手段が、 前記マイクロコンピュータの実行する各命令が分岐動作
   に係る命令であるか否かを記憶する分岐実行アドレス格
   納メモリと、 この分岐実行アドレス格納メモリの記憶内容のうち、入
   力したアドレス情報に対応する命令が分岐動作に係るも
   のであったときに、前記分岐実行信号を出力する出力手
   段と、 を備えたことを特徴とする請求項１記載のプログラムデ
   バッグ装置。
3. 【請求項３】前記判別手段が、 前記マイクロコンピュータの実行する各命令が分岐動作
   に係る命令であるか否かを判断して分岐動作に係わる命
   令であるときは当該命令のアドレスを出力するプログラ
   ム開発言語実行手段と、 判断結果を前記分岐実行アドレス格納メモリに書き込む
   分岐情報書込手段とをさらに備えたことを特徴とする請
   求項２記載のプログラムデバッグ装置。
4. 【請求項４】前記記憶手段が、前記分岐実行信号を入力
   しないときはメモリ内の所定ステップの格納領域に対し
   て繰り返して順次格納を行い、前記分岐実行信号を入力
   したときはその後の所定ステップの命令を格納した後他
   の格納領域に対して格納を行うように、前記メモリの格
   納アドレスを指定するアドレス制御手段を備えたことを
   特徴とする、請求項１〜３のいずれかに記載のプログラ
   ムデバッグ装置。
5. 【請求項５】マイクロコンピュータで実行されるプログ
   ラムのデバッグを行うためのプログラムデバッグ装置で
   あって、 分岐実行信号を入力した場合に、この命令およびこの命
   令の前後所定ステップの命令のみを記憶する記憶手段を
   備えたことを特徴とするプログラムデバッグ装置。
6. 【請求項６】前記記憶手段が、前記分岐実行信号を入力
   しないときはメモリ内の所定ステップの格納領域に対し
   て繰り返して順次格納を行い、前記分岐実行信号を入力
   したときはその後の所定ステップの命令を格納した後他
   の格納領域に対して格納を行うように、前記メモリの格
   納アドレスを指定するアドレス制御手段を備えたことを
   特徴とする請求項５記載のプログラムデバッグ装置。
7. 【請求項７】請求項４に記載のプログラムデバッグ装置
   に使用するマイクロコンピュータであって、 実行する命令が分岐動作を伴うものであるか否かを判別
   し、分岐動作である場合には分岐実行信号を出力する判
   別手段を備えたことを特徴とするマイクロコンピュー
   タ。
8. 【請求項８】前記判別手段が、分岐時に命令バッファ内
   に格納された命令をクリアするためのキューフラシュ信
   号を前記分岐実行信号として出力することを特徴とする
   請求項７記載のマイクロコンピュータ。