JPH06187236A

JPH06187236A - 記憶装置

Info

Publication number: JPH06187236A
Application number: JP4334063A
Authority: JP
Inventors: Yoshiko Saito; 佳子斉藤; Nobuo Asano; 延夫浅野; Mitsuru Uesugi; 充上杉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-12-15
Filing date: 1992-12-15
Publication date: 1994-07-08
Anticipated expiration: 2017-07-29
Also published as: JP3309458B2

Abstract

(57)【要約】【目的】複数のデータテーブル間で対応するデータ内
容が規則性をもって異なる場合に、データメモリ構成の
小型化を図る。【構成】指定番地が入力端子１１に入力され、データ
メモリ部１２にアクセスする。データメモリ部１２から
のデータ出力は、一部のデータのみが異なり物理的に重
ねて記憶された他のデータテーブルにアクセスする際に
は、データ変換部１３において、共通外番地とデータ出
力の一部を用いてデータ内容の変換が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データメモリを用いて
各種演算を行うディジタル信号処理プロセッサにおける
記憶装置に関する。

【０００２】

【従来の技術】図６は従来のディジタル信号処理プロセ
ッサに内蔵されて用いられる記憶装置を示している。従
来は論理的なメモリ構成において、例えば図５（ａ）に
示すようにデータテーブル間で対応するデータ内容が規
則を持って異なるデータテーブルが複数面ある場合｛こ
の例では、データテーブル１、２において、５ビット目
（ＬＳＢを０ビット目としてカウントする。以下、ビッ
ト数のカウントについてはこれと同様である。）が異な
るが、他のデータは等しくなっている｝にもそのままの
メモリ構成をとっていた（図７）。図６において、５１
は入力端子、５２はデータメモリ部、５３は出力端子で
ある。

【０００３】上記従来例の動作について説明する。図６
において、まず入力端子５１からデータメモリ指定番地
が入力されると、その指定番地でデータメモリ部５２に
アクセスされ、その指定番地の内容が出力端子５３に出
力されるようになっている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の記憶装置では、複数のデータメモリ間で対応するデ
ータ内容が規則を持って異なるだけの場合であっても、
そのままのメモリ構成をとっているためメモリ領域が大
きくなってしまい、小型化が図れないという問題があっ
た。

【０００５】本発明は、このような従来の問題を解決す
るものであり、複数のデータメモリ間で対応するデータ
内容が規則を持って異なる場合には簡単な制御でテーブ
ルを共用させ、データメモリの小型化を図る優れた記憶
装置を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するために、複数のデータテーブル間で一定則にしたが
って一部のデータのみが異なる複数のデータテーブルを
物理的に重ねて記憶したデータメモリ部と、上記データ
メモリ部の複数のデータテーブル中で異なるデータをア
クセスした際にこのデータ内容を物理的に重ねて記憶し
たデータメモリの対応するデータ内容に変換するデータ
変換部とを備えたものである。

【０００７】

【作用】本発明は、上記構成により次のような作用を有
する。まず、対応するデータ内容が規則を持って異なる
データメモリテーブルを複数面持つデータメモリ構成
を、テーブルを共用化することで小型化したデータメモ
リ部に、指定番地が入力されると、その番地の内容がデ
ータメモリ部から読み出される。そして、データ変換部
において、指定番地の一部とデータメモリからの出力デ
ータの一部とを用いて、データメモリから読み出された
データ内容が変換され、正しいデータ内容が出力され
る。このように簡単な制御を施すことによりデータメモ
リの小型化が可能になる。

【０００８】

【実施例】図１は本発明の第１の実施例の構成を示す図
である。図１において、１１はデータメモリの指定番地
を受け取る入力端子、１２は入力端子１１に接続された
データメモリ部であり、テーブルを共用化することで小
型化されている。１３はデータメモリ部１２に接続され
たデータ変換部であり、データメモリ部１１がテーブル
を共用化しているので、指定番地によってはデータ内容
を変換する。１４はデータメモリ部１２とデータ変換部
１３とに接続された出力端子であり、出力データを送出
する。

【０００９】次に上記実施例の動作について説明する。
上記実施例において、例えば図５（ａ）に示すような論
理メモリ構成をもち、データ内容がデータテーブル１と
データテーブル２とで５ビット目の１ビットだけ異なる
（データテーブル１では″０″、データテーブル２で
は″１″）ような場合に、データテーブル１とデータテ
ーブル２のテーブルを共用化（図５（ｂ）参照）して、
図３に示すような物理的メモリをデータメモリ部１２に
持つ。まず、指定番地が入力端子１１に入力され、デー
タメモリ部１２にアクセスする。データメモリ部１２か
らのデータ出力は、データ変換部１３において、共通外
番地とデータ出力の一部（共用化したデータテーブル間
で異なるデータ）によってデータ内容の変換が行われ
る。ここで、入力端子１１の入力アドレス″ｘ’４０
０’″を２進表記にした場合、″０１００００００００
００″となるが、本実施例では、０ビット目〜９ビット
目を共通番地、１０ビット目を共通外番地としている。
つまり、入力端子１１の入力アドレスが″ｘ’４０
０’″の場合、共通番地が″００００００００００″、
共通外番地が″１″となる。

【００１０】また、図２は５ビット目が常にデータテー
ブル１では″０″、データテーブル２では″１″の場合
の具体構成とその処理状態を示す図であり、図中のｄａ
ｔａ［５］は、データメモリ部１２からの出力データｄ
ａｔａ［９：０］中の５ビット目、つまり、データテー
ブル１ならば″０″、データテーブル２ならば″１″を
示す。また、ｄａｔａ［９：６，４：０］は、データメ
モリ部１２からの出力データｄａｔａ［９：０］中の０
ビット目〜４ビット目及び６ビット目〜９ビット目のデ
ータ列を示し、例えば、データテーブル１におけるアド
レス″ｘ’０００’″のデータであれば、″００００１
１１１１″となる。また、ａｄｒｅｓｓ［１０］はアド
レス中の１０ビット目、例えば、入力端子１１の入力ア
ドレ″スｘ’４００’″ならば、″１″を示す。また、
ａｄｒｅｓｓ［９：０］は入力端子１１の入力アドレス
中の０ビット目〜９ビット目の列を示し、例えば、入力
端子１１の入力アドレス″ｘ’４００’″ならば、″０
０００００００００″を示す。このとき、図５のような
データメモリ構成であれば、指定番地のうちのａｄｒｅ
ｓｓ［１０］、データ出力の一部のｄａｔａ［５］を用
いて、ＡＮＤゲート１つでデータ変換部１３が構成で
き、その出力データを出力端子１４から出力する。

【００１１】なお、アドレスにおけるどの範囲のデータ
あるいはデータテーブル内のどの範囲内のデータを移動
させるかは、データメモリの構成に基づいて予め定めて
おき、これをソフトウェア等の制御により行えばよいも
のである。

【００１２】また、図４は、上記実施例にデータメモリ
部へのアドレッシングを行う機能を備えた第２の実施例
の構成を示す図である。図４において、２１は指定番地
を受け取る入力端子、２２は入力端子２１に接続された
マルチプレクサ・ラッチ部であり、入力端子２１からの
データまたはラッチ部２４からの出力である次にアクセ
スすべきデータメモリ番地を選択して保持する。２３は
マルチプレクサ・ラッチ部２２に接続された番地更新部
であり、次に指定する番地に更新する。この例では、１
ずつ加算する。２４は番地更新部２３で更新された番地
を保持するラッチ部である。２５はデータメモリ部、２
６はデータ変換部であり、これらはそれぞれ図１に示す
データメモリ部１２、データ変換部１３に等しい。２７
は出力端子である。

【００１３】次に上記第２の実施例のデータメモリアド
レッシング機能に関する動作を説明する。まず、データ
メモリ指定番地を入力端子２１より受け取り、マルチプ
レクサ・ラッチ部２２では、入力端子２１からのデータ
またはラッチ部２４に保持されたデータのいずれかを選
択、保持する。具体的には、どちらのデータを選択する
かを予めプログラミングした制御部（図示せず）の指示
に基づいてこの動作を行う。マルチプレクサ・ラッチ部
２２で選択、保持されたデータをデータメモリ部２５に
出力すると同時に、共通番地（アドレスが″ｘ’４０
０’″の場合、″００００００００００″）を番地更新
部２３に出力し、次の番地指定のために更新（具体的に
は１だけ加算）された後、更新後のデータをラッチ部２
４で保持する。そして、マルチプレクサ・ラッチ部２２
で次の指定番地が選択され、データメモリ部２５に出力
される。それと同時にその共通番地が番地更新部２３に
渡される、という一連の動作が繰り返される。データメ
モリ部２５、データ変換部２６、出力端子２７の動作
は、第１の実施例と同様である。

【００１４】このように、上記第１、第２の実施例によ
れば、複数のデータテーブル間で対応するデータ内容が
規則を持って異なる場合には、これらのデータを重ねて
記憶し、共通しているデータはそのまま出力し、複数の
テーブル間で異なるデータを読み出すときには、所望の
データが読み出せるようにデータ変換を行うことによ
り、データテーブルを共用化させることができ、データ
メモリの小型化を図ることができる。

【００１５】

【発明の効果】本発明は上記実施例から明らかなよう
に、複数のデータテーブル間で対応するデータ内容が規
則を持って異なる場合に、これらのデータを重ねて記憶
し、共通しているデータはそのまま出力し、複数のテー
ブル間で異なるデータを読み出すときには、所望のデー
タが読み出せるようにデータ変換を行うことにより、デ
ータテーブルを共用化させることができ、データメモリ
の小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図

【図２】第１の実施例における動作を説明する図

【図３】本実施例の物理的メモリの構成の一例を示す図

【図４】本発明の第２の実施例を示すブロック図

【図５】（ａ）は、論理的メモリ構成の一例を示す図（ｂ）は、本実施例における物理的メモリ構成の要部を
示す図

【図６】従来の記憶装置の構成を示すブロック図

【図７】従来の論理的メモリ構成の一例を示す図

【符号の説明】

１２、２５データメモリ部１３、２６データ変換部２２マルチプレクサ・ラッチ部２３番地更新部２４ラッチ部

Claims

【特許請求の範囲】

【請求項１】複数のデータテーブル間で一定則にした
がって一部のデータのみが異なる複数のデータテーブル
を物理的に重ねて記憶したデータメモリ部と、上記デー
タメモリ部の複数のデータテーブル中で異なるデータを
アクセスした際にこのデータ内容を物理的に重ねて記憶
したデータメモリの対応するデータ内容に変換するデー
タ変換部とを備えた記憶装置。
【請求項２】現在アクセスしているデータテーブルの
指定番地を次にアクセスする指定番地に更新する番地更
新部と、この番地更新部で更新された指定番地と入力端
子から入力される任意の指定番地とを選択してデータメ
モリ部に出力するマルチプレクサ・ラッチ部とを備えた
請求項１記載の記憶装置。