JPH06187307A

JPH06187307A - コプロセッサ

Info

Publication number: JPH06187307A
Application number: JP33595892A
Authority: JP
Inventors: Yoshiiku Azekawa; 善郁畔川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-16
Filing date: 1992-12-16
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】マイクロプロセッサがコプロセッサに演算処
理を実行させるためのコマンド指定の方法を簡潔にし、
演算処理速度及びソフトウェアの効率を向上させる。【構成】コプロセッサ27のコマンド29に、機能毎のア
ドレスを割り付ける。コプロセッサ27自身が割り付けら
れた記憶領域のアドレスを保持するレジスタ34と、レジ
スタ34が保持するアドレスとカレントレジスタ35が保持
するアドレスとを比較するアドレス比較手段36とを備
え、アドレス比較手段36が比較したアドレスが一致して
いる比較結果を得た場合に、コプロセッサ27に入力され
たアドレスによりコプロセッサ27のコマンド29を指定す
るよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサから
のコマンドにより演算処理を行なうコプロセッサに関す
るものである。

【０００２】

【従来の技術】図１は密結合された従来のコプロセッサ
の接続状態を示すブロック図である。マイクロプロセッ
サ１からコプロセッサ３に制御信号２が与えられ、コプ
ロセッサ３からマイクロプロセッサ１に応答信号11が与
えられる。マイクロプロセッサ１とコプロセッサ３と記
憶装置９とが、アドレスバス４及びデータバス10を介し
て接続されている。これにより、マイクロプロセッサ１
からの制御信号２によりコプロセッサ３を直接に制御可
能な密結合となっている。

【０００３】図２は疎結合された従来のコプロセッサの
接続状態を示すブロック図である。マイクロプロセッサ
１から制御信号発生手段７に制御信号２が与えられ、制
御信号発生手段７からコプロセッサ３にコプロセッサ用
制御信号８が与えられる。マイクロプロセッサ１とアド
レスデコーダ５と記憶装置９とがアドレスバス４を介し
て接続されている。アドレスデコーダ５からコプロセッ
サ３に、コプロセッサ選択信号６が与えられる。マイク
ロプロセッサ１とコプロセッサ３と記憶装置９とが、デ
ータバス10を介して接続されている。この場合、マイク
ロプロセッサ１からのアドレスがアドレスバス４を介し
てアドレスデコーダ５に与えられ、アドレスデコーダ５
でデコードしたコプロセッサ選択信号６により、コプロ
セッサ３が選択されて、マイクロプロセッサ１からの制
御信号２に基づいて制御信号発生手段７がコプロセッサ
用の制御信号８を発生させてコプロセッサ３を制御す
る。

【０００４】ところでマイクロプロセッサ１は、記憶装
置９からフェッチした命令の演算処理をコプロセッサ３
で行わせる必要がある場合、図１に示す密結合のシステ
ムでは、制御信号２を用いて直接にマイクロプロセッサ
１がコプロセッサ３に演算処理を要求し、コプロセッサ
３に、演算処理内容を示すデータをデータバス10を介し
て与える。そうするとコプロセッサ３は、マイクロプロ
セッサ１からのデータをコマンドとし内部でデコードし
て演算処理する。そしてコマンドをデコードした結果か
ら、必要に応じてコプロセッサ３がマイクロプロセッサ
１にオペランドデータを要求し、マイクロプロセッサ１
からコプロセッサ３へのオペランドデータの書込みが行
われる。そしてコプロセッサ３が演算処理を終了すると
応答信号11を出力してマイクロプロセッサ１に演算処理
の終了を指示し、マイクロプロセッサ１が演算処理した
結果をデータバス10を介して受取る。

【０００５】図３は前述したマイクロプロセッサ１とコ
プロセッサ３とのデータ授受における各制御信号のタイ
ミングチャートである。先ず、コプロセッサ３にデータ
が書かれる書き込みサイクル12では、第１ステート13に
おいて図３(a) に示すクロックCLK 及び図３(b) に示す
バスクロックBCLKに同期してバスサイクルの開始を示す
図３(f) に示すバススタート信号BSと、データの転送状
態を示す図３(e) に示すリードライト信号R/W とが変化
してデータの書き込みを示す。同時に図３(c)に示す状
態信号STATE により、コプロセッサ３に図３(i) に示す
データDATAの書き込みが指令される。次に図３(g) に示
すアドレスストローブ信号ASがアサートされ、図３(d)
に示すアドレスADDRが有効であることが示される。

【０００６】図１に示す密結合されたコプロセッサ３の
場合、書き込みサイクル12の第２ステート14において、
図３(d) に示すアドレスADDRによって複数のコプロセッ
サの中から選択されたことを知る。そして書き込みサイ
クル12の第３ステート15で図３(h) に示すデータストロ
ーブ信号DSがアサートされることで図３(i) に示すデー
タDATAが有効な値になったことが示され、図３(d) に示
すアドレスADDRで選択されたコプロセッサ３はデータDA
TAを受取る。コプロセッサ３がデータDATAを受取るとデ
ータ書き込み中を示す図３(j) に示す終了信号DCがネゲ
ートされ書き込みサイクル12が終了する。

【０００７】図２に示す疎結合されたコプロセッサ３の
場合、書き込みサイクル12の第２ステート14において図
３(d) に示すアドレスADDRをアドレスデコーダ５がデコ
ードし、コプロセッサ選択信号６を生成する。生成され
たコプロセッサ選択信号６によって複数のコプロセッサ
の中から唯一演算処理を行なうコプロセッサ３が選択さ
れる。

【０００８】書き込みサイクル12の第３ステート15で図
３(h) に示すデータストローブ信号DSがアサートされる
ことで、図３(i) に示すデータDATAが有効な値になった
ことを受けてコプロセッサ選択信号６で選択されたコプ
ロセッサ３はデータDATAを受取る。データDATAを受取る
とデータ書き込み中を示す図３(j) に示す終了信号DCが
ネゲートされ書き込みサイクル12が終了する。なお、コ
プロセッサ３にコマンドを実行させるにはコマンドの書
き込みサイクルと、コマンドによってはオペランドデー
タの書き込みサイクルが必要である。

【０００９】次にコプロセッサ３から演算結果のデータ
を読み出す読み出しサイクル16では、第１ステート17に
おいて図３(a) に示すクロックCLK と、図３(b) に示す
バスサイクルクロックBCLKに同期して図３(f) に示すバ
ススタート信号BSと図３(e)に示すリードライト信号R/W
とが変化し、データの読み出しを示す。同時に図３(c)
に示す状態信号STATE によりコプロセッサ３からの読
み出しが指令される。次に図３(g) に示すアドレススト
ローブ信号ASがアサートされ、図３(d) に示すアドレス
ADDRが有効であることが示される。

【００１０】図１に示す密結合されたコプロセッサの場
合、読み出しサイクル16の第２ステート18においてアド
レスADDRによって複数のコプロセッサの中から選択され
たことを知る。読み出しサイクル16の第３ステート19で
データストローブ信号DSがアサートされてから、アドレ
スADDRで選択されたコプロセッサ３から演算処理結果の
データを読み出してマイクロプロセッサ１がこのデータ
を受取る。データDATAの読み出しが終了すると、データ
DATAの読み出し中を示す終了信号DCがネゲートされ読み
出しサイクル16が終了する。

【００１１】図２に示す疎結合されたコプロセッサ３の
場合、読み出しサイクル16の第２ステート18において、
アドレスADDRをアドレスデコーダ５がデコードしコプロ
セッサ選択信号６を生成する。生成されたコプロセッサ
選択信号６によって複数のコプロセッサの中から唯一演
算結果を読み出すコプロセッサ３が選択される。そして
読み出しサイクル16の第３ステート19でデータストロー
ブ信号DSがアサートされてから選択されたコプロセッサ
３から演算結果のデータを読み出し、マイクロプロセッ
サ１がこのデータを受取る。データDATAの読み出しが終
了するとデータ読み出し中を示す終了信号DCがネゲート
されて読み出しサイクル16が終了する。

【００１２】

【発明が解決しようとする課題】前述したようにコプロ
セッサに演算処理を行わせる場合、コプロセッサに演算
処理の開始を指令するためのサイクル (第１ステート)
が必要となり、演算処理全体の処理速度が低下する。ま
たマイクロプロセッサにフェッチした命令からコマンド
へのデコード回路及び、データ転送のプロトコルを制御
する回路が必要となり、回路構成が複雑になり、開発期
間及びデバッグ期間が長期化する。更にシステム全体と
しては制御信号のためのバス及び疎結合の場合にはアド
レスデコード回路等、周辺回路が必要になる。更にまた
コマンドを生成するための特別な命令を使用する必要が
あり、ソフトウェア効率が低下する等の問題がある。

【００１３】本発明は斯かる問題に鑑み、演算処理全体
の処理速度が低下せず、回路構成を簡単にできて、ソフ
トウェア効率を低下させることがないコプロセッサを提
供することを目的とする。

【００１４】

【課題を解決するための手段】第１発明に係るコプロセ
ッサは、演算処理を行わせるコプロセッサのコマンドに
機能別のアドレスが割り付けられており、コプロセッサ
自身が割り付けられた記憶領域のアドレスを保持するレ
ジスタと、このレジスタが保持しているアドレス及びコ
プロセッサに入力されたアドレスを比較するアドレス比
較手段とを備え、このアドレス比較手段により比較した
アドレスが一致している比較結果が得られた場合は、コ
プロセッサに入力されたアドレスにより、コプロセッサ
のコマンドが指定される構成にする。

【００１５】第２発明に係るコプロセッサは、演算処理
を行わせるコプロセッサのコマンドには機能別のアドレ
スが割り付けられており、コプロセッサ自身が割り付け
られた記憶領域のアドレスを与える入力端子と、この入
力端子に与えたアドレス及びコプロセッサに入力された
アドレスを比較するアドレス比較手段と、このアドレス
比較手段により比較したアドレスが一致している比較結
果が得られた場合は、コプロセッサに入力されたアドレ
スにより、コプロセッサのコマンドが指定される構成に
する。

【００１６】

【作用】第１発明ではコマンドに機能別のアドレスを割
り付けておく。コプロセッサに入力されたアドレスと、
レジスタが保持しているコプロセッサが割り付けられた
記憶領域のアドレスとが一致した場合、入力されたアド
レスが直接にコプロセッサのコマンドになり演算処理を
開始する。これにより、演算処理の開始を指令するサイ
クル及びアドレスデコーダが不要になる。

【００１７】第２発明では、コマンドに機能別のアドレ
スを割り付けておく。コプロセッサに入力されたアドレ
スと、コプロセッサが割り付けられた記憶領域のアドレ
スを与える入力端子のアドレスとが一致した場合、コプ
ロセッサに入力されたアドレスが直接にコプロセッサの
コマンドになり、演算処理を開始する。これにより、演
算処理の開始を指令するサイクル及びアドレスデコーダ
が不要になる。

【００１８】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図４は本発明に係るコプロセッサの接続状態を
示すブロック図である。マイクロプロセッサ１からコプ
ロセッサ27にリードライト信号R/W が入力される。マイ
クロプロセッサ１とコプロセッサ27と記憶装置９とがア
ドレスバス４及びデータバス10を介して接続されてい
る。

【００１９】図５はコプロセッサのアドレス割り付け状
態を示す概念図である。コプロセッサ27は予めマイクロ
プロセッサ１の適宜の記憶領域28に割り付けられる。ま
たコプロセッサ27のコマンド29自体も予め機能別に、例
えば最上位ビットから順に演算の種類30、アドレッシン
グモード31、ソースデータ32、テストデータ33のように
アドレスが割り付けられる。

【００２０】コプロセッサ27では図６に示すように、コ
プロセッサ27が割り付けられたマイクロプロセッサ１の
記憶領域28のアドレスがレジスタ34に保持される。演算
処理中の命令がアクセスするアドレスADDRはカレントレ
ジスタ35に入力され、逐一アドレス比較器36で比較され
る。比較によりレジスタ34が保持しているアドレスとカ
レントレジスタ35が保持しているアドレスとが一致して
いる比較結果が得られた場合、カレントレジスタ35に入
力されたアドレスADDRがそのまま予め割り付けられたコ
マンド29を指示することになり、コプロセッサ27はアド
レスADDRで指示されたコマンド29により演算処理を行な
う。

【００２１】図５及び図６では、コプロセッサ27がマイ
クロプロセッサ１の記憶領域Ｈ’A0000000番地からＨ’
AFFFFFFF番地に割り付けられている。いまアドレスＨ’
A0000000にアクセスがあると、アドレス比較器36により
比較した値が一致している比較結果が得られ、アドレス
の示す値から予めＨ’0000000 に割り付けられているコ
マンド29が実行される。ここで、アドレスの上位ビット
はセレクタと考えれば入力されたアドレスＨ’A0000000
からコマンドが割り付けられているアドレスＨ’000000
0 への変換は容易である。

【００２２】このようにして、マイクロプロセッサ１に
よりコプロセッサ27に演算処理を行わせる場合は、図７
に示すタイミングチャートのように、通常のデータDATA
の書き込みサイクル37又は読み出しサイクル38の両方で
行なうことができる。このとき、書き込みサイクル37で
コプロセッサ27に転送されるデータDATAはダミーのデー
タでも、コマンドで指定されるデータDATAでもよい。同
様に演算結果のデータの読み出しは通常の読み出しサイ
クル38でデータDATAの読み出しを行なうことになる。な
お、各サイクルにおける信号線の動作は従来の場合と同
様である。

【００２３】図８は本発明に係るコプロセッサの他の実
施例の構成を示すブロック図である。このコプロセッサ
27は図６に示すコプロセッサ27のように、コプロセッサ
27が割り付けられた記憶領域28のアドレスをレジスタ34
に保持するのではなく、入力端子39に与えられた記憶領
域28のアドレスを、アドレス比較器36に入力する構成と
している。それ以外の構成は図６に示したコプロセッサ
27の構成と同様である。これにより入力端子39に入力さ
れたアドレスと、レジスタ34が保持しているアドレスと
が比較器36で比較されて、図６に示したコプロセッサ27
と同様に動作することになる。

【００２４】

【発明の効果】以上詳述したように本発明によれば、ア
ドレスによってコプロセッサのコマンドを指定できるの
で、コプロセッサに演算処理させることを適宜のアドレ
スにアクセスできる命令でコプロセッサに演算処理を指
令することができソフトウェア効率が向上する。またプ
ロトコル制御が不要になるので全体の演算処理速度が向
上する。更にコマンドのデコードが不要になるためコプ
ロセッサの開発及びデバッグ期間が短縮する等の優れた
効果を奏する。そして、第１発明では動的にコプロセッ
サの割り付けが変えられ、同じプログラムでも演算処理
内容を複数にすることができる。また第２発明では割り
付けた記憶領域のアドレスを保持するレジスタを誤って
書き換えることがなく、またアドレスがハード的に決定
されているため、システム立ち上げ時の初期化された状
態において、プログラム上でコプロセッサの割り付けら
れている記憶領域を設定し直さずに済む。

【図面の簡単な説明】

【図１】密結合された従来のコプロセッサの接続例を示
すブロック図である。

【図２】疎結合された従来のコプロセッサの接続例を示
すブロック図である。

【図３】コプロセッサの動作を示す各部信号のタイミン
グチャートである。

【図４】本発明に係るコプロセッサの接続例を示すブロ
ック図である。

【図５】本発明に係るコプロセッサのアドレスの割り付
けを示す概念図である。

【図６】本発明に係るコプロセッサの構成を示すブロッ
ク図である。

【図７】本発明に係るコプロセッサの各部信号のタイミ
ングチャートである。

【図８】本発明に係るコプロセッサの他の実施例の構成
を示すブロック図である。

【符号の説明】

１マイクロプロセッサ４アドレスバス９記憶装置 10 データバス 27 コプロセッサ 34 レジスタ 35 カレントレジスタ 36 アドレス比較器 39 入力端子

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサから受取ったコマン
ドにより演算処理を行なうコプロセッサにおいて、前記
コマンドは機能別のアドレスが割り付けられており、前
記マイクロプロセッサの記憶領域内のコプロセッサが割
り付けられた記憶領域のアドレスを保持するレジスタ
と、該レジスタが保持するアドレス及びコプロセッサに
入力されたアドレスを比較するアドレス比較手段とを備
え、該アドレス比較手段により比較するアドレスが一致
している比較結果が得られた場合、コプロセッサに入力
されたアドレスによりコプロセッサのコマンドが指定さ
れる構成にしてあることを特徴とするコプロセッサ。
【請求項２】マイクロプロセッサから受取ったコマン
ドにより演算処理を行なうコプロセッサにおいて、前記
コマンドは機能別のアドレスが割り付けられており、前
記マイクロプロセッサの記憶領域内のコプロセッサが割
り付けられた記憶領域を指定するアドレスを与える入力
端子と、該入力端子に与えられたアドレス及びコプロセ
ッサに入力されたアドレスを比較するアドレス比較手段
と、該アドレス比較手段により比較するアドレスが一致
している比較結果が得られた場合、コプロセッサに入力
されたアドレスによりコプロセッサのコマンドが指定さ
れる構成にしてあることを特徴とするコプロセッサ。