JPH06187432A - 画像メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 映像信号などに対してフィルタ演算などのデ
ィジタル信号処理を複数のプロセッサによって実行する
際に、プロセッサが映像データの遅延素子として利用す
る画像メモリに対して、プロセッサでの演算によって処
理遅延を有する映像データとの位相を合わせたメモリ制
御信号を発生できるようにする。 【構成】 演算による処理遅延と同じ期間をウェイトす
る第１のカウンタ回路１３を設けることにより、メモリ
制御信号を発生するための第２のカウンタ回路（ドット
カウンタ）１４と第３のカウンタ回路（ラインカウン
タ）１６の動作開始タイミングを演算による処理遅延と
同じ時間だけ遅らせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号などに対して
フィルタ演算などのディジタル信号処理を複数のプロセ
ッサによって実行する際に、プロセッサが映像データの
遅延素子として利用する画像メモリに対して、メモリ制
御を行う画像メモリ制御装置に関するものである。

【０００２】

【従来の技術】従来の画像メモリ制御回路では、クロッ
クの計数を行うカウンタ回路とラインクロックの計数を
行うカウンタ回路は、画面の基準位置信号パルス（たと
えばフレームパルス）によって計数を開始することによ
り、メモリ制御信号を発生し、画像メモリを制御してい
る。

【０００３】以下、図面を参照しながら、上述した画像
メモリ制御装置の一例について説明する。図６は従来の
画像メモリ制御装置の構成を示すブロック図である。図
６において、６１は画像メモリ制御装置、６２，６４は
カウンタ回路、６３，６５はメモリ、６６は論理演算回
路である。

【０００４】次に、上記構成要素間の関係について説明
する。カウンタ回路６２（以下ドットカウンタと呼ぶ）
は、基準位置信号パルス６７によってクロック６８の計
数を開始し、１水平走査期間を繰り返し計数して計数値
６２１（画面上の水平画素位置に相当）を出力するとと
もに、１水平走査期間の計数完了ごとにラインクロック
６２２を出力する。メモリ６３は、あらかじめ水平画素
位置に合ったメモリ制御信号データを格納しておき、計
数値６２１をアドレス入力とすることで、水平メモリ制
御信号６３１を出力する。また、カウンタ回路６４（以
下ラインカウンタと呼ぶ）は、基準位置信号バルス６７
によってラインクロック６２２の計数を開始し、１垂直
走査期間を繰り返し計数して計数値６４１（画面上の垂
直画素位置に相当）を出力する。メモリ６５は、あらか
じめ垂直画素位置に合ったメモリ制御信号データを格納
しておき、計数値６４１をアドレス入力とすることで、
垂直メモリ制御信号６５１を出力する。これらの水平メ
モリ制御信号６３１と垂直メモリ制御信号６５１は、論
理演算回路６６（この例では論理積演算）で演算された
のち、メモリ制御信号６９として出力される。

【０００５】このように構成された画像メモリ制御装置
について、以下その動作について説明する。図７は画像
メモリ制御装置を複数のプロセッサで構成した映像信号
処理システムに利用する場合を示すシステム構成図、図
８は図７に示すシステムにおいて従来の画像メモリ制御
装置を利用したときの動作タイミング図である。画像メ
モリ制御装置７１，７２は、同じ基準位置信号パルス７
８とクロック７９が入力され、それぞれ画像メモリ７
３，７４の制御を行う。画像メモリ７３，７４は、それ
ぞれプロセッサ７５，７７から映像データの書き込み／
読み出しがなされる。画像メモリ制御装置７１におい
て、画像メモリの制御信号のうちのたとえばライトイネ
ーブル（ＷＥ）信号７１１を発生するために、ドットカ
ウンタとラインカウンタの出力がアドレス入力される２
つのメモリそれぞれに、あらかじめ水平メモリ制御信号
データ（図８（ｃ））と垂直メモリ制御信号データ（図
８（ｅ））が格納されているとする。このとき、基準位
置信号パルス（図８（ａ））によってドットカウンタと
ラインカウンタの計数が開始されると、それぞれの計数
出力（図８（ｂ），（ｄ））に応じて水平および垂直メ
モリ制御信号を発生する。ライトイネーブル（ＷＥ）信
号７１１は、この２つの制御信号出力の論理積演算結果
として図８（ｆ）に示した信号となる。画像メモリ制御
装置７２においても、同様にしてライトイネーブル（Ｗ
Ｅ）信号７２１は図８（１）に示した信号となる。

【０００６】

【発明が解決しようとする課題】通常、映像データは、
プロセッサで演算されるごとに処理遅延が累積されてい
く。たとえば、プロセッサ７５が画像メモリにデータを
書き込む場合のメモリライトデータ７３１には処理遅延
はないが、プロセッサ７７のメモリライトデータ７４１
にはプロセッサ７５，７６での演算による処理遅延（ｎ
クロック）を有しているとする。このとき、従来の画像
メモリ制御装置７１，７２においては、ドットカウンタ
とラインカウンタが同じ基準位置信号パルス７８で計数
を開始するために、画像メモリ制御装置７１では、ライ
トイネーブル（ＷＥ）信号７１１（図８（ｆ））のデー
タライト期間（ハイレベル期間）とメモリライトデータ
７３１（図８（ｇ））の位相関係は一致する。しかしな
がら、画像メモリ制御装置７２では、メモリライトデー
タ７４１（図８（ｍ））がｎクロックの処理遅延を有し
ているため、ライトネーブル（ＷＥ）信号７２１（図８
（１））のデータライト期間（ハイレベル期間）との位
相関係にズレが発生し、書き込みを所望するデータのう
ち、ハッチングを施した部分が書き込みできないという
問題点を有する。

【０００７】本発明は、上記問題に鑑み、画像メモリへ
の映像データの書き込み／読み出しの際に、プロセッサ
で演算されることによって処理遅延を有する映像データ
との位相を合わせてメモリ制御信号を発生できる画像メ
モリ制御装置を提供することを目的とするものである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明の画像メモリ制御装置は、クロックの計数回数
を設定し出力するレジスタと、外部から画面の基準位置
信号パルスが入力されるごとにクロックの計数を開始
し、前記レジスタが出力する回数のクロックを計数した
のち計数終了信号を出力する第１のカウンタ回路と、こ
の第１のカウンタ回路の出力信号によってクロックの計
数を開始し、１水平走査期間を繰り返し計数して計数値
を出力するとともに、１水平走査期間を計数するごとに
ラインクロックを出力する第２のカウンタ回路と、前記
第１のカウンタ回路の出力信号によって第２のカウンタ
回路の出力するラインクロックの計数を開始し、１垂直
走査期間を繰り返し計数して計数値を出力する第３のカ
ウンタ回路と、前記第２のカウンタ回路の出力する計数
値をアドレス入力としてデータを出力する第１のメモリ
と、前記第３のカウンタ回路の出力する計数値をアドレ
ス入力としてデータを出力する第２のメモリと、前記第
１のメモリの出力と第２のメモリの出力の論理演算を実
行し、演算結果をメモリ制御信号として画像メモリに出
力する論理演算回路とを備えたものである。

【０００９】

【作用】本発明は上記した構成によって、第１のカウン
タ回路が、処理遅延を有する映像データとの位相を合わ
せるために、処理遅延と同じ期間をウェイトしてメモリ
制御信号を発生するための第２のカウンタ回路（ドット
カウンタ）と第３のカウンタ回路（ラインカウンタ）の
動作開始タイミングを遅らせることができる。

【００１０】

【実施例】以下本発明の第１の実施例の画像メモリ制御
装置について、図面を参照しながら説明する。特に、画
像メモリへの映像データの書き込み／読み出しの際に、
プロセッサでの演算によって処理遅延を有する映像デー
タとの位相を合わせたメモリ制御信号を発生できること
を説明する。

【００１１】図１は本発明の第１の実施例における画像
メモリ制御装置の構成を示すブロック図である。図１に
おいて、１１は画像メモリ制御装置、１２はレジスタ、
１３，１４，１６はカウンタ回路、１５，１７はメモ
リ、１８は論理演算回路である。

【００１２】次に上記構成要素間の関係について説明す
る。レジスタ１２には、あらかじめ画像メモリへの書き
込み／読み出しを行う映像データが有する処理遅延と同
じクロック数をクロック計数回数として設定しておく。
カウンタ回路１３は、画面の基準位置信号パルス１３１
（たとえばフレームパルス）が入力されるごとにクロッ
クの計数を開始し、レジスタ１２が出力する回数を計数
したのち計数終了信号１３３を出力する。

【００１３】カウンタ回路１４（以下ドットカウンタと
呼ぶ）は、計数終了信号１３３のパルスによってクロッ
ク１３２の計数を開始し、１水平走査期間を繰り返し計
数して計数値１４１（画面上の水平画素位置に相当）を
出力するとともに、１水平走査期間の計数完了ごとにラ
インクロック１４２を出力する。メモリ１５は、あらか
じめ水平画素位置に合ったメモリ制御信号データを格納
しておき、計数値１４１をアドレス入力とすることで、
水平メモリ制御信号１５１を出力する。また、カウンタ
回路１６（以下ラインカウンタと呼ぶ）は、計数終了信
号１３３のパルスによってラインクロック１４２の計数
を開始し、１垂直走査期間を繰り返し計数して計数値１
６１（画面上の垂直画素位置に相当）を出力する。メモ
リ１７は、あらかじめ垂直画素位置に合ったメモリ制御
信号データを格納しておき、計数値１６１をアドレス入
力とすることで、垂直メモリ制御信号１７１を出力す
る。これらの水平メモリ制御信号１５１と垂直メモリ制
御信号１７１は、論理演算回路１８（この例では論理積
演算であるが、その他に論理積否定演算器または論理和
演算器または論理和否定演算器を使用できる）で演算さ
れたのち、メモリ制御信号１９として出力される。

【００１４】図２はカウンタ回路１３の詳細な構成を示
すブロック図、図３はその動作タイミングである。２１
はカウンタ、２２はフリップフロップ（ＦＦ）、２３，
２４，２５は反転回路、２６は遅延回路である。基準位
置信号パルス２７（図３（ｂ））が入力されると、カウ
ンタ２１のイネーブル（ＥＮ）信号２１１（図３
（ｃ））がフリップフロップ（ＦＦ）２２を介してイネ
ーブルになるとともに、レジスタ１２に設定された計数
回数の反転出力がロード（ＬＯＡＤ）信号２１２（図３
（ｄ））に合わせてカウンタ２１にロードされる。たと
えば処理遅延がｎクロックで、カウンタ２１に１２ビッ
トカウンタ（フルカウント値は４０９５）を用いた場
合、レジスタ１２にｎを設定し出力（図３（ｅ））する
と、カウンタ２１は［４０９５−ｎ］から［４０９５］
まで計数する（図３（ｆ））。［４０９５］まで計数す
るとキャリー（ＲＣ）信号が計数終了信号２９（図３
（ｇ））として出力される。またこの信号は、フリップ
フロップ（ＦＦ）２２のクリア（ＣＬＲ）信号２６１
（図３（ｈ））として、イネーブル（ＥＮ）信号２１１
をディセーブルにし、フリップフロップ（ＦＦ）２２が
次の基準位置信号パルス２７を受け付けられる状態に戻
す。

【００１５】このように構成された画像メモリ制御装置
について、図７に示した複数のプロセッサで構成した映
像信号処理システムに利用する場合を例にとって、その
動作を説明する。図４は図７に示すシステムにおいて本
実施例の画像メモリ制御装置を利用したときの動作タイ
ミング図である。画像メモリ制御装置７１，７２では、
同じ基準位置信号パルス７８が入力されるが、それぞれ
で映像データが有する処理遅延と同じクロック数を計数
回数としてレジスタに設定することにより、計数終了信
号のパルス発生タイミングを変えることができる。この
例でも、メモリライトデータ７３１には処理遅延なし、
メモリライトデータ７４１にはｎクロックの処理遅延が
あるとして、画像メモリ制御装置７１，７２でそれぞれ
レジスタに０とｎを設定している。

【００１６】画像メモリ制御装置７１では、計数終了信
号（図４（ｂ））は基準位置信号パルス（図４（ａ））
の入力と同時に出力されて、ドットカウンタとラインカ
ウンタの計数が開始される。これにより、それぞれの計
数出力（図４（ｃ），（ｅ））に応じて水平および垂直
メモリ制御信号（図４（ｄ），（ｆ））が発生され、そ
れらの論理積演算の結果がライトイネーブル（ＷＥ）信
号７１１として図４（ｇ）に示した信号となる。このと
き、ライトイネーブル（ＷＥ）信号７１１のデータライ
ト期間（ハイレベル期間）とメモリライトデータ７３１
（図４（ｈ））の位相関係は一致する。

【００１７】また画像メモリ制御装置７２では、計数終
了信号（図４（ｉ））は基準位置信号パルス（図４
（ａ））の入力からｎクロック遅れて出力されて、ドッ
トカウンタとラインカウンタの計数が開始される。以下
同様に、それぞれの計数出力（図４（ｊ），（１））に
応じて水平および垂直メモリ制御信号（図４（ｋ），
（ｍ））が発生され、それらの論理積演算の結果がライ
トイネーブル（ＷＥ）信号７２１として図４（ｎ）に示
した信号となる。この場合にも、メモリライトデータ７
４１（図４（ｏ））がｎクロックの処理遅延を有するに
もかかわらず、ライトイネーブル（ＷＥ）信号７２１の
データライト期間（ハイレベル期間）との位相関係が一
致する。

【００１８】以上のように本実施例によれば、クロック
の計数回数を設定し出力するレジスタと、外部から画面
の基準位置信号パルスが入力されるごとにクロックの計
数を開始し、レジスタが出力する回数のクロックを計数
したのち計数終了信号を出力する第１のカウンタ回路
と、第１のカウンタ回路の出力信号によってクロックの
計数を開始し、１水平走査期間を繰り返し計数して計数
値を出力するとともに、１水平走査期間を計数するごと
にラインクロックを出力する第２のカウンタ回路と、第
１のカウンタ回路の出力信号によって第２のカウンタ回
路の出力するラインクロックの計数を開始し、１垂直走
査期間を繰り返し計数して計数値を出力する第３のカウ
ンタ回路と、第２のカウンタ回路の出力する計数値をア
ドレス入力としてデータを出力する第１のメモリと、第
３のカウンタ回路の出力する計数値をアドレス入力とし
てデータを出力する第２のメモリと、第１のメモリの出
力と第２のメモリの出力の論理演算を実行し、演算結果
をメモリ制御信号として画像メモリに出力する論理演算
回路とを備えることにより、画像メモリへの映像データ
の書き込み／読み出しの際に、プロセッサで演算される
ことによって処理遅延を有する映像データに対して、位
相を合わせたメモリ制御信号を発生できる。

【００１９】次に本発明の第２の実施例の画像メモリ制
御装置について、図面を参照しながら説明する。ここで
は、画像メモリに入力するメモリ制御信号の極性を任意
に設定できることを説明とする。

【００２０】図５は本発明の第２の実施例における画像
メモリ制御装置のうち、第１の実施例と異なる部分、す
なわち論理演算回路の代わりに備えた論理演算選択回路
の構成を示すブロック図である。図５において、５２は
論理和演算器、５３は論理積演算器、５４は論理和否定
演算器、５５は論理積否定演算器、５６はレジスタ、５
７はセレクタである。

【００２１】次に、これら構成要素間の関係について説
明する。第１のメモリ出力５８１と第２のメモリ出力５
８２を４種類の演算器に入力し、それぞれの出力をレジ
スタ５６に設定した演算選択値にしたがってセレクタ５
７で選択し、メモリ制御信号５９として出力する。たと
えば、論理積のみで構成した論理演算回路の場合には、
２つのメモリ出力の演算は論理積または論理和否定（こ
れはメモリに格納するデータの極性をすべて反転するこ
とで実現できる）だけになるが、この構成では４種の演
算を実行できる。

【００２２】以上のように本実施例によれば、論理演算
回路の代わりに、第１のメモリの出力と第２のメモリの
出力をそれぞれ入力とする論理和演算器と論理積演算器
と論理和否定演算器と論理積否定演算器と、演算選択値
を設定し出力するレジスタと、前記レジスタの出力値に
従って論理和演算器と論理積演算器と論理和否定演算器
と論理積否定演算器の出力を選択し、画像メモリに出力
するセレクタとで構成する論理演算選択回路を備えたこ
とにより、第１のメモリ出力と第２のメモリ出力の演算
を選択でき、画像メモリの制御信号入力の極性にとらわ
れることなく、またメモリに格納するデータの極性を変
えることなく、任意のメモリ制御信号を発生できる。

【００２３】なお、第１と第２の実施例では、メモリ制
御信号は１本の場合を例として示したが、この本数は任
意であり、１本に限定されるものではない。すなわち、
第１のメモリおよび第２のメモリの出力をそれぞれ複数
本とすることで、複数本のメモリ制御信号を発生できる
ことは明白である。

【００２４】

【発明の効果】以上のように本発明は、クロックの計数
回数を設定し出力するレジスタと、外部から画面の基準
位置信号パルスが入力されるごとにクロックの計数を開
始し、前記レジスタが出力する回数のクロックを計数し
たのち計数終了信号を出力する第１のカウンタ回路と、
この第１のカウンタ回路の出力信号によってクロックの
計数を開始し、１水平走査期間を繰り返し計数して計数
値を出力するとともに、１水平走査期間を計数するごと
にラインクロックを出力する第２のカウンタ回路と、前
記第１のカウンタ回路の出力信号によって第２のカウン
タ回路の出力するラインクロックの計数を開始し、１垂
直走査期間を繰り返し計数して計数値を出力する第３の
カウンタ回路と、前記第２のカウンタ回路の出力する計
数値をアドレス入力としてデータを出力する第１のメモ
リと、前記第３のカウンタ回路の出力する計数値をアド
レス入力としてデータを出力する第２のメモリと、前記
第１のメモリの出力と第２のメモリの出力の論理演算を
実行し、演算結果をメモリ制御信号として画像メモリに
出力する論理演算回路とを備えることにより、画像メモ
リへの映像データの書き込み／読み出しの際に、プロセ
ッサで演算されることによって処理遅延を有する映像デ
ータに対して、位相を合わせたメモリ制御信号を発生で
き、映像データのロスを防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の画像メモリ制御装置の
構成を示すブロック図

【図２】同実施例の画像メモリ制御装置におけるカウン
タ回路の構成を示すブロック図

【図３】同カウンタ回路の動作タイミング図

【図４】同実施例の画像メモリ制御装置を利用した映像
信号処理システムでの動作タイミング図

【図５】本発明の第２の実施例の画像メモリ制御装置に
おける論理演算選択回路の構成を示すブロック図

【図６】従来の画像メモリ制御装置の構成を示す図

【図７】画像メモリ制御装置を利用した映像信号処理シ
ステムの構成図

【図８】従来の画像メモリ制御装置を利用した映像信号
処理システムでの動作タイミング図

【符号の説明】

１２ レジスタ １３、１４、１６ カウンタ回路 １５、１７ メモリ １８ 論理演算回路 ５１ 論理演算選択回路

フロントページの続き (72)発明者 鈴木 秀和 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロックの計数回数を設定し出力するレ
   ジスタと、外部から画面の基準位置信号パルスが入力さ
   れるごとにクロックの計数を開始し、前記レジスタが出
   力する回数のクロックを計数したのち計数終了信号を出
   力する第１のカウンタ回路と、この第１のカウンタ回路
   の出力信号によってクロックの計数を開始し、１水平走
   査期間を繰り返し計数して計数値を出力するとともに、
   １水平走査期間を計数するごとにラインクロックを出力
   する第２のカウンタ回路と、前記第１のカウンタ回路の
   出力信号によって第２のカウンタ回路の出力するライン
   クロックの計数を開始し、１垂直走査期間を繰り返し計
   数して計数値を出力する第３のカウンタ回路と、前記第
   ２のカウンタ回路の出力する計数値をアドレス入力とし
   てデータを出力する第１のメモリと、前記第３のカウン
   タ回路の出力する計数値をアドレス入力としてデータを
   出力する第２のメモリと、前記第１のメモリの出力と第
   ２のメモリの出力の論理演算を実行し、演算結果をメモ
   リ制御信号として画像メモリに出力する論理演算回路と
   を備えたことを特徴とする画像メモリ制御装置。
2. 【請求項２】 論理演算回路は、論理和演算器または論
   理積演算器または論理和否定演算器または論理積否定演
   算器のいずれかで構成する請求項１記載の画像メモリ制
   御装置。
3. 【請求項３】 論理演算回路の代わりに、第１のメモリ
   の出力と第２のメモリの出力をそれぞれ入力とする論理
   和演算器と論理積演算器と論理和否定演算器と論理積否
   定演算器と、演算選択値を設定し出力するレジスタと、
   前記レジスタの出力値に従って論理和演算器と論理積演
   算器と論理和否定演算器と論理積否定演算器の出力を選
   択し、画像メモリに出力するセレクタとで構成する論理
   演算選択回路を備えたことを特徴とする請求項１記載の
   画像メモリ制御装置。