JPH0619324U - 差動ゲートによるタイミング調整回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力差動ゲート５の出力を入力差動ゲート２
の遅延時間の半分の分解能で調整する。 【構成】 複数の入力差動ゲート２は縦続接続され、差
動信号を順次遅延させる。セレクタ３は複数の入力差動
ゲート２の第１の出力をそれぞれ入力とし、セレクタ４
は複数の入力差動ゲート２の第２の出力をそれぞれ入力
とする。出力差動ゲート５はセレクタ３の出力を第１の
入力とし、セレクタ４の出力を第２の入力とする。セレ
クタ３またはセレクタ４により複数の入力差動ゲート２
の第１の出力または第２の出力のうちの１つを選ぶこと
により出力差動ゲート５の出力のタイミングを調整す
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、縦続接続された差動ゲートの遅延時間を利用するタイミング調整 回路についてのものである。

【０００２】

【従来の技術】

ＩＣテスタでは、テストパターンを試験されるＩＣに加え、その応答信号によ りＩＣの良否を判定する。次に、ＩＣテスタの構成を図３により説明する。図３ の２１はテストパターンを発生するパターン発生器、２２と２３はタイミング調 整回路、２４と２５はドライバ、２６は試験されるＩＣ、２７と２８は線路であ る。ドライバ２４・２５から線路２７・２８を通り、テストパターンを送るとき 、線路２７・２８により伝送遅延が生じるので、タイミング調整回路２２・２３ でテストパターンのタイミングを調節する。

【０００３】 パターン発生器１からドライバ２４・２５までは、後述の差動信号によりテス トパターンが送られ、ドライバ２４・２５からは通常のオンオフ信号がＩＣ２６ に加えられる。線路２７・２８による伝送遅延はタイミング調整回路２２・２３ で補正される。

【０００４】 次に、従来技術によるタイミング調整回路の構成を図４により説明する。図４ の１Ａと１Ｂは入力端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３Ａ〜 ３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３ＦはＯＲゲート、５は出力差動 ゲート、６Ａと６Ｂは出力端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生 器３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲートの動作については 、例えば特開平2-253715号公報にも記載されている。

【０００５】 図４の入力端子１Ａ・１Ｂから差動信号が入力差動ゲート２Ａ〜２Ｄに入力さ れる。差動信号は、入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ずつ遅 延される。図４では、入力差動ゲート２Ａ〜２Ｄを４段で構成しているが、４段 以外でもよい。

【０００６】 入力差動ゲート２Ａ〜２Ｄの第１の出力は、ＡＮＤゲート３Ａ〜３Ｄにそれぞ れ入力される。ＡＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで選択さ れ、ＯＲゲート３Ｆに入力される。ＯＲゲート３Ｆの出力は出力差動ゲート５の 第１の入力に入力され、第２の入力にはＶ_BBが入力される。第２の入力の「Ｈ」 レベルと「Ｌ」レベルが反転するとともに出力端子６Ａ・６Ｂから遅延された差 動信号を出力する。

【０００７】 次に、図４の各部の波形を図５により説明する。図５アは入力端子１Ａに供給 される信号波形であり、「Ｌ」レベルから「Ｈ」レベルに変化する。図５イは入 力端子１Ｂに供給される信号波形であり、図５アの反転信号である。図５ウは入 力差動ゲート２Ａの第１の出力の波形であり、図５アの波形に対し、遅延時間Δ Ｔ１だけ遅れて出力する。図５エは入力差動ゲート２Ａの第１の出力の波形であ り、図５イの波形に対して時間ΔＴ１だけ遅れて出力する。

【０００８】 図５オは入力差動ゲート２Ａの入力波形である。入力差動ゲート２Ａの入力に は図５アと図５イの信号が同時に入力されるので、図５アと図５イの波形を合成 した波形になる。図５カは入力差動ゲート２Ａの出力波形であり、入力差動ゲー ト２Ａは差動信号のレベルが「Ｈ」レベルと「Ｌ」レベルが反転するとともに出 力信号もレベルが反転して出力するので、図５ウと図５エの波形を合成した波形 になる。

【０００９】 図５キは入力差動ゲート２Ｂの出力波形であり、図５カよりΔＴ２だけ信号が 遅れる。図５クは入力差動ゲート２Ｃの出力波形であり、図５キよりΔＴ３だけ 信号が遅れる。図５ケは入力差動ゲート２Ｄの出力波形であり、図５クよりΔＴ ４だけ信号が遅れる。したがって、入力差動ゲート２Ｄの出力は、図５オよりΔ Ｔ１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例えば、遅延時間ΔＴ１〜Δ Ｔ４を１ｎｓとすれば、入力差動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動 信号より４ｎｓだけ遅れる。

【００１０】 入力差動ゲート２Ａ〜２Ｄの出力を制御信号発生器３Ｅの出力で選ぶことによ り、遅延時間を変えて差動信号を出力差動ゲート４から取り出すことができる。 なお、図３では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲート３Ｆの遅延時間は考慮さ れていない。

【００１１】

【考案が解決しようとする課題】

図３の構成では、入力差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ るので、タイミング調整の時間幅を遅延時間以下にすることができない。また、 出力差動ゲート５も第２の入力のＶ_BBのレベルを上下することにより、出力タイ ミングを調整することができるが、この場合は出力のパルス幅が変化してしまう 。

【００１２】 この考案は、複数の入力差動ゲート２の第１の出力をそれぞれ第１のセレクタ の入力とし、第１のセレクタの出力を出力差動ゲート５の第１の入力とし、入力 差動ゲート２の第２の出力をそれぞれ第２のセレクタの入力とし、第２のセレク タの出力を出力差動ゲート５の第２の入力とし、第１のセレクタまたは第２のセ レクタにより入力差動ゲート２の第１の出力または第２の出力の１つを選ぶこと により出力差動ゲート５の出力のタイミングを調整するタイミング調整回路の提 供を目的とする。

【００１３】

【課題を解決するための手段】

この目的を達成するため、この考案では、縦続接続され、差動信号を順次遅延 させる複数の入力差動ゲート２と、複数の入力差動ゲート２の第１の出力をそれ ぞれ入力とするセレクタ３と、複数の入力差動ゲート２の第２の出力をそれぞれ 入力とするセレクタ４と、セレクタ３の出力を第１の入力とし、セレクタ４の出 力を第２の入力とする出力差動ゲート５とを備え、セレクタ３またはセレクタ４ により複数の入力差動ゲート２の第１の出力または第２の出力のうちの１つを選 ぶことにより出力差動ゲート５の出力のタイミングを調整する。

【００１４】

【作用】

次に、この考案によるタイミング調整回路の構成を図１により説明する。図１ の４はセレクタであり、その他は図４と同じものである。セレクタ４はセレクタ ３と構成が同じである。図１では、入力差動ゲート２Ａ・２Ｂの第１の出力をセ レクタ３で取り出し、出力差動ゲート５の第１の入力としているが、この点は図 ３と同じである。図１と図３の相違点は、図３では出力差動ゲート５の第２の入 力にＶ_BBを加えているのに対し、図１では入力差動ゲート２Ａ・２Ｂの第２の出 力をセレクタ４で取り出し、出力差動ゲート５の第２の入力にする点である。

【００１５】 次に、出力差動ゲート５の入出力波形を図２により説明する。図２アは出力差 動ゲート５の入力波形であり、立上りの信号１３は例えば入力差動ゲート２Ａの 第２の出力信号である。立上りの信号１３をセレクタ４により入力差動ゲート２ Ｂの第２の出力信号にすることもできる。立下りの信号１４・１５は、セレクタ ３により選択される入力差動ゲート２Ａ・２Ｂの第１の出力であり、信号１４・ １５の時間差はΔＴである。すなわち、図２アはセレクタ４の出力を固定し、セ レクタ３の出力を変えたときの状態図である。

【００１６】 図２イは図２アに対する出力差動ゲート５の出力波形である。出力差動ゲート ５は差動入力信号のレベルが反転すると、反転して出力信号を出すので、図２ア の信号１３と信号１４・１５の交点で出力差動ゲート５は信号を出力する。セレ クタ３が選択する入力差動ゲート２Ａ・２Ｂの出力により、図２アの交点は変化 する。このとき、交点間の時間差はΔＴの半分になる。すなわち、出力差動ゲー ト５の出力を入力差動ゲート２Ａ・２Ｂの遅延時間の半分の分解能で調整するこ とができる。

【００１７】 図２ウは出力差動ゲート５の他の入力波形であり、立下りの信号１６は例えば 入力差動ゲート２Ａの第１の出力信号である。立下りの信号１６をセレクタ３に より入力差動ゲート２Ｂの第１の出力信号にすることもできる。立上りの信号１ ７・１８は、セレクタ４により選択される入力差動ゲート２Ａ・２Ｂの第２の出 力であり、信号１７・１８の時間差はΔＴである。すなわち、図２ウはセレクタ ３の出力を固定し、セレクタ４の出力を変えたときの状態図である。

【００１８】 図２エは図２ウに対する出力差動ゲート５の出力波形である。図２ウの信号１ ６と信号１７・１８の交点で出力差動ゲート５は信号を出力する。セレクタ４が 選択する入力差動ゲート２Ａ・２Ｂの出力により、図２ウの交点は変化する。こ のとき、交点間の時間差はΔＴの半分になる。すなわち、出力差動ゲート５の出 力を入力差動ゲート２Ａ・２Ｂの遅延時間の半分の分解能で調整することができ る。

【００１９】 図２アはセレクタ３を固定してセレクタ４を変えた場合の状態図であり、図２ ウはセレクタ４を固定してセレクタ３を変えた場合の状態図であるが、セレクタ ３とセレクタ４を同時に変えることにより、複雑なタイミングの調整をすること ができる。なお、図１の回路は、図４のＩＣテスタのタイミング調整回路以外の 遅延回路として使用できるのはいうまでもない。

【００２０】

【考案の効果】

この考案によれば、複数の入力差動ゲートの第１の出力をそれぞれ第１のセレ クタの入力とし、第１のセレクタの出力を出力差動ゲートの第１の入力とし、複 数の入力差動ゲートの第２の出力をそれぞれ第２のセレクタの入力とし、第２の セレクタの出力を出力差動ゲートの第２の入力とし、第１のセレクタまたは第２ のセレクタにより複数の入力差動ゲートの第１の出力または第２の出力の１つを 選ぶので、出力差動ゲートの出力を入力差動ゲートの遅延時間の半分の分解能で 調整することができる。

【図面の簡単な説明】

【図１】この考案によるタイミング調整回路の構成図で
ある。

【図２】図１の出力差動ゲート５の入出力波形図であ
る。

【図３】ＩＣテスタの構成説明図である。

【図４】従来技術によるタイミング調整回路の構成図で
ある。

【図５】図４の動作説明用波形図である。

【符号の説明】

１Ａ・１Ｂ 入力端子 ２Ａ〜２Ｄ 入力差動ゲート ３ セレクタ ４ セレクタ ５ 出力差動ゲート ６Ａ・６Ｂ 出力端子

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 縦続接続され、差動信号を順次遅延させ
   る複数の入力差動ゲート(2) と、 複数の入力差動ゲート(2) の第１の出力をそれぞれ入力
   とする第１のセレクタ(3) と、 複数の入力差動ゲート(2) の第２の出力をそれぞれ入力
   とする第２のセレクタ(4) と、 第１のセレクタ(3) の出力を第１の入力とし、第２のセ
   レクタ(4) の出力を第２の入力とする出力差動ゲート
   (5) とを備え、 第１のセレクタ(3) または第２のセレクタ(4) により複
   数の入力差動ゲート(2) の第１の出力または第２の出力
   のうちの１つを選ぶことにより出力差動ゲート(5) の出
   力のタイミングを調整することを特徴とする差動ゲート
   によるタイミング調整回路。