JPH0619323U

JPH0619323U - 差動ゲートによるタイミング調整回路

Info

Publication number: JPH0619323U
Application number: JP5950892U
Authority: JP
Inventors: 馨中村; 昇横倉
Original assignee: 安藤電気株式会社
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1994-03-11
Anticipated expiration: 2007-07-31
Also published as: JP2595103Y2

Abstract

(57)【要約】【目的】出力差動ゲート４の出力を入力差動ゲート２
の遅延時間の半分の分解能で調整する。【構成】複数の入力差動ゲート２は縦続接続され、差
動信号を順次遅延させる。セレクタ３は複数の入力差動
ゲート２の第１の出力をそれぞれ入力とする。出力差動
ゲート４はセレクタ３の出力を第１の入力とし、複数の
入力差動ゲート２の第２の出力のうちの１つを第２の入
力とする。セレクタ３により複数の入力差動ゲート２の
第１の出力のうちの１つを選ぶことにより出力差動ゲー
ト４の出力のタイミングを調整する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、縦続接続された差動ゲートの遅延時間を利用するタイミング調整回路についてのものである。

【０００２】

【従来の技術】

ＩＣテスタでは、テストパターンを試験されるＩＣに加え、その応答信号によりＩＣの良否を判定する。次に、ＩＣテスタの構成を図４により説明する。図４の２１はテストパターンを発生するパターン発生器、２２と２３はタイミング調整回路、２４と２５はドライバ、２６は試験されるＩＣ、２７と２８は線路である。ドライバ２４・２５から線路２７・２８を通り、テストパターンを送るとき、線路２７・２８により伝送遅延が生じるので、タイミング調整回路２２・２３でテストパターンのタイミングを調節する。

【０００３】パターン発生器１からドライバ２４・２５までは、後述の差動信号によりテストパターンが送られ、ドライバ２４・２５からは通常のオンオフ信号がＩＣ２６に加えられる。線路２７・２８による伝送遅延はタイミング調整回路２２・２３で補正される。

【０００４】次に、従来技術によるタイミング調整回路の構成を図５により説明する。図５の１Ａと１Ｂは入力端子、２Ａ〜２Ｄは縦続接続される入力差動ゲート、３Ａ〜３ＤはＡＮＤゲート、３Ｅは制御信号発生器、３ＦはＯＲゲート、４は出力差動ゲート、５Ａと５Ｂは出力端子である。ＡＮＤゲート３Ａ〜３Ｄと制御信号発生器３ＥとＯＲゲート３Ｆでセレクタ３を構成する。差動ゲートの動作については、例えば特開平2-253715号公報にも記載されている。

【０００５】図５の入力端子１Ａ・１Ｂから差動信号が入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ずつ遅延される。図５では、入力差動ゲート２Ａ〜２Ｄを４段で構成しているが、４段以外でもよい。

【０００６】入力差動ゲート２Ａ〜２Ｄの第１の出力は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。ＡＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３Ｆの出力は出力差動ゲート４の第１の入力に入力され、第２の入力にはＶ_BBが入力される。第１の入力の「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力端子５Ａ・５Ｂから遅延された差動信号を出力する。

【０００７】次に、図５の各部の波形を図６により説明する。図６アは入力端子１Ａに供給される信号波形であり、「Ｌ」レベルから「Ｈ」レベルに変化する。図６イは入力端子１Ｂに供給される信号波形であり、図６アの反転信号である。図６ウは入力差動ゲート２Ａの第１の出力の波形であり、図６アの波形に対し、遅延時間Δ Ｔ１だけ遅れて出力する。図６エは入力差動ゲート２Ａの第２の出力の波形であり、図６イの波形に対して時間ΔＴ１だけ遅れて出力する。

【０００８】図６オは入力差動ゲート２Ａの入力波形である。入力差動ゲート２Ａの入力には図６アと図６イの信号が同時に入力されるので、図６アと図６イの波形を合成した波形になる。図６カは入力差動ゲート２Ａの出力波形であり、入力差動ゲート２Ａは差動信号のレベルが「Ｈ」レベルと「Ｌ」レベルが反転するとともに出力信号もレベルが反転して出力するので、図６ウと図６エの波形を合成した波形になる。

【０００９】図６キは入力差動ゲート２Ｂの出力波形であり、図６カよりΔＴ２だけ信号が遅れる。図６クは入力差動ゲート２Ｃの出力波形であり、図６キよりΔＴ３だけ信号が遅れる。図６ケは入力差動ゲート２Ｄの出力波形であり、図６クよりΔＴ４だけ信号が遅れる。したがって、入力差動ゲート２Ｄの出力は、図６オよりΔ Ｔ１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信号が遅れる。例えば、遅延時間ΔＴ１〜Δ Ｔ４を１ｎｓとすれば、入力差動ゲート２Ｄの出力は入力端子１Ａ・１Ｂの差動信号より４ｎｓだけ遅れる。

【００１０】入力差動ゲート２Ａ〜２Ｄの出力を制御信号発生器３Ｅの出力で選ぶことにより、遅延時間を変えて差動信号を出力差動ゲート４から取り出すことができる。なお、図５では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲート３Ｆの遅延時間は考慮されていない。

【００１１】

【考案が解決しようとする課題】

図５の構成では、入力差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させるので、タイミング調整の時間幅を遅延時間以下にすることができない。また、出力差動ゲート４も第２の入力のＶ_BBのレベルを上下することにより、出力タイミングを調整することができるが、この場合は出力のパルス幅が変化してしまう。

【００１２】この考案は、複数の入力差動ゲート２の第１の出力をそれぞれセレクタ３の入力とし、セレクタ３の出力を出力差動ゲート４の第１の入力とし、入力差動ゲート２の第２の出力のうちの１つを出力差動ゲート４の第２の入力とし、セレクタ３により入力差動ゲート２の第１の出力の１つを選ぶことにより出力差動ゲート４の出力のタイミングを調整するタイミング調整回路の提供を目的とする。

【００１３】

【課題を解決するための手段】

この目的を達成するため、この考案では、縦続接続され、差動信号を順次遅延させる複数の入力差動ゲート２と、複数の入力差動ゲート２の第１の出力をそれぞれ入力とするセレクタ３と、セレクタ３の出力を第１の入力とし、複数の入力差動ゲート２の第２の出力のうちの１つを第２の入力とする出力差動ゲート４とを備え、セレクタ３により複数の入力差動ゲート２の第１の出力のうちの１つを選ぶことにより出力差動ゲート４の出力のタイミングを調整する。

【００１４】

【作用】

次に、この考案によるタイミング調整回路の構成を図１により説明する。図１では、入力差動ゲート２Ａ・２Ｂの第１の出力をセレクタ３で取り出し、出力差動ゲート４の第１の入力としているが、この点は図５と同じである。図１と図５の相違点は、図５では出力差動ゲート４の第２の入力にＶ_BBを加えているのに対し、図１では入力差動ゲート２Ａ・２Ｂの第２の出力のうちの１つを出力差動ゲート４の第２の入力にする点である。図１では入力差動ゲート２Ａの第２の出力を出力差動ゲート４の第２の入力に入力している。

【００１５】次に、出力差動ゲート４の入出力波形を図２により説明する。図２アは出力差動ゲート４の入力波形であり、立上りの信号１３は入力差動ゲート２Ａの第２の出力信号である。また、立下りの信号１４・１５は、セレクタ３により選択される入力差動ゲート２Ａ・２Ｂの第１の出力であり、信号１４・１５の時間差はΔ Ｔである。

【００１６】図２イは出力差動ゲート４の出力波形である。出力差動ゲート４は差動入力信号のレベルが反転すると、反転して出力信号を出すので、図２アの信号１３と信号１４・１５の交点で出力差動ゲート４は信号を出力する。セレクタ３が選択する入力差動ゲート２Ａ・２Ｂの出力により、図２アの交点は変化する。このとき、交点間の時間差はΔＴの半分になる。すなわち、出力差動ゲート４の出力を入力差動ゲート２Ａ・２Ｂの遅延時間の半分の分解能で調整することができる。

【００１７】次に、図１の実施例の構成図を図３により説明する。図３は図５に対応したものであり、図３の６はセレクタ３の遅延時間補正用の遅延素子である。例えば、図３の入力差動ゲート２Ａ〜２Ｄの遅延時間ΔＴ１〜ΔＴ４を１ｎｓとすると、出力差動ゲート４の出力を 0.5ｎｓの間隔でタイミング調整することができる。なお、図１の回路は、図４のＩＣテスタのタイミング調整回路以外の遅延回路として使用できるのはいうまでもない。

【００１８】

【考案の効果】

この考案によれば、複数の入力差動ゲートの第１の出力をそれぞれセレクタの入力とし、セレクタ出力を出力差動ゲートの第１の入力とし、入力差動ゲートの第２の出力のうちの１つを出力差動ゲートの第２の入力とし、セレクタにより入力差動ゲートの第１の出力の１つを選ぶので、出力差動ゲートの出力を入力差動ゲートの遅延時間の半分の分解能で調整することができる。

【図面の簡単な説明】

【図１】この考案によるタイミング調整回路の構成図で
ある。

【図２】図１の出力差動ゲート４の入出力波形図であ
る。

【図３】図１の実施例の構成図である。

【図４】ＩＣテスタの構成説明図である。

【図５】従来技術によるタイミング調整回路の構成図で
ある。

【図６】図３の動作説明用波形図である。

【符号の説明】

１Ａ・１Ｂ入力端子２Ａ〜２Ｄ入力差動ゲート３セレクタ４出力差動ゲート５Ａ・５Ｂ出力端子

Claims

【実用新案登録請求の範囲】

【請求項１】縦続接続され、差動信号を順次遅延させ
る複数の入力差動ゲート(2) と、複数の入力差動ゲート(2) の第１の出力をそれぞれ入力
とするセレクタ(3) と、セレクタ(3) の出力を第１の入力とし、複数の入力差動
ゲート(2) の第２の出力のうちの１つを第２の入力とす
る出力差動ゲート(4) とを備え、セレクタ(3) により複数の入力差動ゲート(2) の第１の
出力のうちの１つを選ぶことにより出力差動ゲート(4)
の出力のタイミングを調整することを特徴とする差動ゲ
ートによるタイミング調整回路。