JPH11330385A - Ｃｍｏｓデバイス - Google Patents

Ｃｍｏｓデバイス

Info

Publication number
JPH11330385A
JPH11330385A JP10138818A JP13881898A JPH11330385A JP H11330385 A JPH11330385 A JP H11330385A JP 10138818 A JP10138818 A JP 10138818A JP 13881898 A JP13881898 A JP 13881898A JP H11330385 A JPH11330385 A JP H11330385A
Authority
JP
Japan
Prior art keywords
resistance element
semiconductor substrate
cmos device
oxide film
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10138818A
Other languages
English (en)
Inventor
Shigeki Onodera
繁樹 小野寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsumi Electric Co Ltd filed Critical Mitsumi Electric Co Ltd
Priority to JP10138818A priority Critical patent/JPH11330385A/ja
Priority to US09/314,011 priority patent/US6734075B2/en
Publication of JPH11330385A publication Critical patent/JPH11330385A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 本発明は、複数の抵抗素子を高密度に形成可
能とし,また工程を変える事無く容易に高抵抗素子を形
成可能としたＣＭＯＳデバイスを提供する。 【解決手段】 一導電型の半導体基板（１）に反対導電
型のウエル（２）を形成し、前記半導体基板の表面には
反対導電型チャネルの第１のＭＯＳトランジスタ（３）
を形成し、また前記ウエルの表面には一導電型チャネル
の第２のＭＯＳトランジスタ（４）を形成したＣＭＯＳ
デバイスである。本発明では、前記半導体基板の表面を
覆う厚いフィールド酸化膜（９）の下側の前記半導体基
板の内部に抵抗素子（８Ｒ，７Ｒ，２Ｒ）が形成され
る。更に、前記フィールド酸化膜の上側に多結晶シリコ
ン層からなる第２の抵抗素子（１１Ｒ）が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタを同一半
導体基板に形成したＣＭＯＳデバイスに関し、特にチャ
ネルストッパーやウエルを利用して抵抗素子を形成した
ＣＭＯＳデバイスに関する。
【０００２】
【従来の技術】図５はｐウエル型ＣＭＯＳデバイスの一
般的な素子構造を示す断面図である。使用されるシリコ
ン（Ｓｉ）半導体基板１はｎ型であり、その表面にはｐ
型のウエル２が深く形成されている。ｎ−型の半導体基
板１の表面にはｐチャネルのＭＯＳトランジスタ（以
下、Ｐ−ＭＯＳと呼ぶ）３が形成され、またｐ型のウエ
ル２の表面にはｎチャネルのＭＯＳトランジスタ（以
下、Ｎ−ＭＯＳと呼ぶ）４が形成される。半導体基板１
の表面にはＰ−ＭＯＳ３のソース／ドレインとなるｐ ＋
型領域５Ａ，５Ｂが浅く形成され、同様にウエル２の表
面にはＮ−ＭＯＳ４のソース／ドレインとなるｎ＋型領
域６Ａ，６Ｂが浅く形成されている。更に、Ｐ −ＭＯＳ
３とＮ−ＭＯＳ４の間を分離するために、半導体基板１
の表面にはｎ型のチャネルストッパー７がＰ−ＭＯＳ３
寄りに、またウエル２の表面にはｐ型のチャネルストッ
パー８がＮ−ＭＯＳ４寄りに形成されている。
【０００３】上述した内部構造を有する半導体基板１の
表面上は、素子領域を除いて、厚いフィールド酸化膜
（ＳｉＯ2）９で覆われている。これに対し、素子領域
の表面には薄いゲート酸化膜（ＳｉＯ2）１０が形成さ
れている。ゲート酸化膜９の上にはゲート電極となる多
結晶シリコン層１１が形成されている。デバイス全体の
表面を覆うパッシベーション膜として、例えばＢＰＳＧ
（ボロ・フォスフォ・シリケート・グラス）膜１２が積
層されている。このＢＰＳＧ膜１２の上層にはＡｌ（ア
ルミニウム）等の金属配線層１３Ａ，１３Ｂ、１３Ｃが
積層されている。金属層１３Ａ，１３Ｂ，１３Ｃは、Ｂ
ＰＳＧ膜１２とその下の熱酸化膜の一部に窓開けされた
コンタクト窓を介して、ソース／ドレイン領域５，６お
よびゲート電極１１に接続されている。
【０００４】このような構造のＣＭＯＳデバイスにおい
て、回路構成上必要な抵抗素子を組み入れる場合、従来
は図６〜図９に示す種々の手法で抵抗素子を形成してい
る。例えば、図６に示す例では、図５に示したＣＭＯＳ
の素子領域から外れた部分の厚いフィールド酸化膜９上
に多結晶シリコン層１１Ｒを形成し、これを抵抗素子と
して利用してい。この抵抗素子として利用される多結晶
シリコン層１１Ｒの両端部には、接続用の金属層１３
Ｄ，１３Ｄ’が接続されている。
【０００５】一方、図７に示す例では、ＣＭＯＳの素子
領域内のソース／ドレイン領域を拡張して抵抗素子とし
て利用している。即ち、Ｐ−ＭＯＳ側のｐ型領域５Ｒ
は、ソースおよびドレイン用に分離されたものではな
く、１つの連続した抵抗領域として形成され、その両端
には金属層１３Ｄ，１３Ｄ’が接続されるようになって
いる。また、この素子領域は、ゲート酸化膜１０上には
図５に示したゲート電極用の多結晶シリコン膜１１は形
成されていない。同様に、Ｎ−ＭＯＳ側に抵抗素子を形
成する場合は、ｎ型領域６Ｒをソースおよびドレインと
して分離せずに、１つの連続した抵抗領域として形成す
る。そして、このｎ型抵抗領域６Ｒの両端には接続用の
金属層１３Ｅ，１３Ｅ’を接続する。この場合も、Ｎ−
ＭＯＳとしてトランジスタ動作させることはないので、
ゲート酸化膜１０上にはゲート電極用の多結晶シリコン
膜１１は形成されていない。
【０００６】図８に示す例は、Ｎ−ＭＯＳの素子領域と
して形成されたｐ型ウエル２Ｒを抵抗素子として利用す
る手法である。このｐ型ウエル２Ｒの両端には、図５に
示したｎ型ソース／ドレイン領域６Ａ，６Ｂの代わり
に、Ｐ−ＭＯＳのソース／ドレイン領域として利用され
るｐ＋型領域５Ａ，５Ｂが形成され、これらが接続用の
金属層１３Ｄ，１３Ｄ’に接続される。この場合も、Ｎ
−ＭＯＳとしてトランジスタ動作させることはないの
で、ゲート酸化膜１０上にはゲート電極用の多結晶シリ
コン層１１は形成されていない。
【０００７】図９に示す例は、ＣＭＯＳの素子領域に専
用の抵抗素子を形成する手法である。即ち、Ｐ−ＭＯＳ
側の素子領域のｐ型ソース／ドレイン５Ａ，５Ｂの間
に、これらの間を接続するように専用のｐ型領域１４Ｒ
を形成し、これを抵抗素子として使用するものである。
この抵抗領域１４Ｒの両端は、ｐ型領域５Ａ，５Ｂを介
して金属層１３Ｄ，１３Ｄ’に接続される。この場合
も、Ｐ−ＭＯＳとしてトランジスタ動作させるものでは
ないので、ゲート酸化膜１０上にはゲート電極用の多結
晶シリコン層１１は形成されない。Ｎ−ＭＯＳ側の素子
領域に専用の抵抗素子を形成する場合は、ｐ型ウエル２
の表面に専用のｎ型領域１５Ｒを形成する。このｎ型抵
抗領域１５Ｒの両端は、ｎ型のソース／ドレイン領域６
Ａ，６Ｂを介して金属層１３Ｅ，１３Ｅ’に接続され
る。この場合も、Ｎ−ＭＯＳとしてトランジスタ動作さ
せるものではないので、ゲート酸化膜１０上にはゲート
電極用の多結晶シリコン層１１は形成されない。
【０００８】
【発明が解決しようとする課題】図６〜図９に示した従
来の手法は、全ての抵抗素子を半導体基板の面内で平面
的に配列することを意図したものであるため、高密度化
には不向きである。例えば、図６に示した多結晶シリコ
ン層による基板上抵抗素子１１Ｒと、図７〜図９に示し
た基板内抵抗素子５Ｒ，６Ｒ，２Ｒ，１４Ｒ，１５Ｒの
いずれかを組み合わせれば、２層構造の抵抗素子を形成
することができ、高密度化を図ることができると考えら
れる。しかしながら、実際には図７〜図９の基板内抵抗
素子はいずれも、薄いゲート酸化膜１０の下側に形成さ
れているため、このゲート酸化膜１０の上側にゲート電
極用の多結晶シリコン層１１を形成しても、多結晶シリ
コン層１１は基板内抵抗素子と電気的に分離された第２
の抵抗素子とはなり難い。この点が本発明で解決しよう
とする課題である。
【０００９】本発明は、２層構造の抵抗素子を半導体基
板の内部と上層に分けて形成することにより、複数の抵
抗素子を高密度に形成可能とし,また工程を変える事無
く容易に高抵抗素子を形成可能としたＣＭＯＳデバイス
を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の上記目的は、一
導電型の半導体基板に反対導電型のウエルを形成し、前
記半導体基板の表面には反対導電型チャネルの第１のＭ
ＯＳトランジスタを形成し、また前記ウエルの表面には
一導電型チャネルの第２のＭＯＳトランジスタを形成し
たＣＭＯＳデバイスにおいて、前記半導体基板の表面を
覆う厚いフィールド酸化膜の下側の前記半導体基板の内
部に抵抗素子が形成されているＣＭＯＳデバイスで達成
される。
【００１１】本発明の好ましい実施形態によれば、前記
抵抗素子は、前記第１のＭＯＳトランジスタ用のチャネ
ルストッパか、または前記第２のＭＯＳトランジスタ用
のチャネルストッパを利用して実現できる。あるいは、
前記抵抗素子は、前記第２のＭＯＳトランジスタを形成
するための前記ウエルを利用して実現することもでき
る。本発明のより具体的な構成では、前記フィールド酸
化膜の上側に多結晶シリコン層からなる第２の抵抗素子
が更に形成される。
【００１２】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は本発明に係る
ＣＭＯＳデバイスの第１の実施形態を示す断面図であ
る。この図は、図５に示したＣＭＯＳデバイスにおける
Ｐ−ＭＯＳ３用のフィールド領域に形成された基板内抵
抗素子８Ｒを示している。半導体基板１の表面には、ソ
ース／ドレイン用のｐ型領域５Ａ，５Ｂが形成されてい
るが、基板１の表面上には薄いゲート酸化膜１０は形成
されず、代わりに厚いフィールド酸化膜９が形成されて
いる。抵抗素子８Ｒはこのフィールド酸化膜９の下側に
形成されたｎチャネルストッパーである。このｎチャネ
ルストッパー８Ｒはｐ型領域５Ａ，５Ｂに達するまで延
長され、最終的に金属層１３Ｄ，１３Ｄ’に接続されて
いる。したがって、金属層１３Ｄ，１３Ｄ’を両端とす
る基板内抵抗素子８Ｒが完成されている。
【００１３】図２は本発明に係るＣＭＯＳデバイスの第
２の実施形態を示す断面図である。この図は、図５に示
したＣＭＯＳデバイスにおけるＮ−ＭＯＳ４用のフィー
ルド領域、即ちｐ型ウエル２に形成された基板内抵抗素
子７Ｒを示している。ウエル２の表面には、ソース／ド
レイン用のｎ型領域６Ａ，６Ｂが形成されているが、ウ
エル２の表面上には薄いゲート酸化膜１０は形成され
ず、代わりに厚いフィールド酸化膜９が形成されてい
る。抵抗素子７Ｒはこのフィールド酸化膜９の下側に形
成されたｐチャネルストッパーである。このｐチャネル
ストッパー７Ｒはｎ型領域６Ａ，６Ｂに達するまで延長
され、最終的に金属層１３Ｄ，１３Ｄ’に接続されてい
る。したがって、金属層１３Ｄ，１３Ｄ’を両端とする
基板内抵抗素子７Ｒが完成されている。ｐ型ウエル２の
表面にはＰ−ＭＯＳのソース／ドレイン用のｐ＋型領域
５も形成され、金属層１３Ｆに接続されている。これは
抵抗島の電位調整のためである。
【００１４】図３は本発明に係るＣＭＯＳデバイスの第
３の実施形態を示す断面図である。この図は、図５に示
したＣＭＯＳデバイスにおけるＮ−ＭＯＳ４用の素子領
域、即ちｐ型ウエルを利用した基板内抵抗素子２Ｒを示
している。抵抗素子２Ｒの表面には、Ｎ−ＭＯＳのｎ型
ソース／ドレインではなく、Ｐ−ＭＯＳのソース／ドレ
イン用のｐ型領域５Ａ，５Ｂが形成されている。また、
抵抗素子２Ｒの表面上には薄いゲート酸化膜１０は形成
されず、代わりに厚いフィールド酸化膜９が形成されて
いる。この抵抗素子２Ｒはｐ型領域５Ａ，５Ｂを介して
金属層１３Ｄ，１３Ｄ’に接続されている。したがっ
て、金属層１３Ｄ，１３Ｄ’を両端とする基板内抵抗素
子２Ｒが完成されている。
【００１５】図４は本発明に係るＣＭＯＳデバイスの第
４の実施形態を示す断面図である。この図は、図１の構
造を基礎として、フィールド酸化膜９の上に更に多結晶
シリコン層からなる第２の抵抗素子１１Ｒを形成した２
層抵抗配置構造を示している。基板１の内部には、図１
で説明した通りに、ｎチャネルストッパーを利用した基
板内抵抗素子８Ｒが形成されており、その両端はｐ型領
域５Ａ，５Ｂを介して金属層１３Ｄ，１３Ｄ’に接続さ
れている。これに対し、基板上の第２の抵抗素子１１Ｒ
は厚いフィールド酸化膜９を介在して第１の抵抗素子８
Ｒの上層に多重に形成され、その両端は直接金属層１３
Ｅ，１３Ｅ’に接続されている。したがって、第１の抵
抗素子８Ｒと第２の抵抗素子１１Ｒが２層に多重化さ
れ、複数の抵抗素子の配置が高密度化されている。
【００１６】図４の２層抵抗配置の基板内抵抗素子は、
図２に示したｐチャネルストッパー７Ｒを利用したも
の、あるいは図３に示したｐ型ウエル２Ｒを利用したも
のでもよい。また、半導体基板１をｎ型として説明した
が、ｐ型半導体基板、ｎ型ウエルのＣＭＯＳデバイスに
も適用することができる。
【００１７】
【発明の効果】以上述べたように本発明によれば、厚い
フィールド酸化膜を介在させ半導体基板の内部と上層に
分けて２層構造の抵抗素子を形成することができるの
で、複数の抵抗素子を高密度に組み込んだＣＭＯＳデバ
イスを提供することができる。
【図面の簡単な説明】
【図１】本発明に係るＣＭＯＳデバイスの第１の実施形
態を示す断面図である。
【図２】本発明に係るＣＭＯＳデバイスの第２の実施形
態を示す断面図である。
【図３】本発明に係るＣＭＯＳデバイスの第３の実施形
態を示す断面図である。
【図４】本発明に係るＣＭＯＳデバイスの第４の実施形
態を示す断面図である。
【図５】ｐウエル型ＣＭＯＳデバイスの一般的な素子構
造を示す断面図である。
【図６】従来のＣＭＯＳデバイスにおける抵抗素子の第
１の形態を示す断面図である。
【図７】従来のＣＭＯＳデバイスにおける抵抗素子の第
２の形態を示す断面図である。
【図８】従来のＣＭＯＳデバイスにおける抵抗素子の第
３の形態を示す断面図である。
【図９】従来のＣＭＯＳデバイスにおける抵抗素子の第
４の形態を示す断面図である。
【符号の説明】
１ シリコン半導体基板 ２ ウエル ２Ｒ ウエルを利用した抵抗素子 ３ ｐチャネルＭＯＳトランジスタ（Ｐ−ＭＯＳ） ４ ｎチャネルＭＯＳトランジスタ（Ｎ−ＭＯＳ） ５ Ｐ−ＭＯＳのソース／ドレイン ６ Ｎ−ＭＯＳのソース／ドレイン ７ Ｐ−ＭＯＳのチャネルストッパー ７Ｒ ｐチャネルストッパーを利用した抵抗素子 ８ Ｎ−ＭＯＳのチャネルストッパー ８Ｒ ｎチャネルストッパーを利用した抵抗素子 ９ 厚いフィールド酸化膜 １０ 薄いゲート酸化膜 １１ 多結晶シリコン層 １１Ｒ 多結晶シリコン層を利用した抵抗素子 １２ パッシベーション膜 １３ 金属配線層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板に反対導電型のウ
    エルを形成し、前記半導体基板の表面には反対導電型チ
    ャネルの第１のＭＯＳトランジスタを形成し、また前記
    ウエルの表面には一導電型チャネルの第２のＭＯＳトラ
    ンジスタを形成したＣＭＯＳデバイスにおいて、 前記半導体基板の表面を覆う厚いフィールド酸化膜の下
    側の前記半導体基板の内部に抵抗素子が形成されている
    ことを特徴とするＣＭＯＳデバイス。
  2. 【請求項２】 前記抵抗素子は、前記第１のＭＯＳトラ
    ンジスタ用のチャネルストッパーであることを特徴とす
    る請求項１のＣＭＯＳデバイス。
  3. 【請求項３】 前記抵抗素子は、前記第２のＭＯＳトラ
    ンジスタ用のチャネルストッパーであることを特徴とす
    る請求項１のＣＭＯＳデバイス。
  4. 【請求項４】 前記抵抗素子は、前記第２のＭＯＳトラ
    ンジスタを形成するための前記ウエルであることを特徴
    とする請求項１のＣＭＯＳデバイス。
  5. 【請求項５】 前記フィールド酸化膜の上側に多結晶シ
    リコン層からなる第２の抵抗素子が更に形成されている
    ことを特徴とする請求項１〜４のＣＭＯＳデバイス。
JP10138818A 1998-05-20 1998-05-20 Ｃｍｏｓデバイス Pending JPH11330385A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10138818A JPH11330385A (ja) 1998-05-20 1998-05-20 Ｃｍｏｓデバイス
US09/314,011 US6734075B2 (en) 1998-05-20 1999-05-19 CMOS device having high-density resistance elements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10138818A JPH11330385A (ja) 1998-05-20 1998-05-20 Ｃｍｏｓデバイス

Publications (1)

Publication Number Publication Date
JPH11330385A true JPH11330385A (ja) 1999-11-30

Family

ID=15230957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10138818A Pending JPH11330385A (ja) 1998-05-20 1998-05-20 Ｃｍｏｓデバイス

Country Status (2)

Country Link
US (1) US6734075B2 (ja)
JP (1) JPH11330385A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005124768A1 (ja) * 2004-06-15 2008-04-17 松下電器産業株式会社 ドライブ装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169661B2 (en) * 2004-04-12 2007-01-30 System General Corp. Process of fabricating high resistance CMOS resistor
KR100615099B1 (ko) * 2005-02-28 2006-08-22 삼성전자주식회사 저항 소자를 구비하는 반도체 소자 및 그 제조방법.
US20070096260A1 (en) * 2005-10-28 2007-05-03 International Business Machines Corporation Reduced parasitic and high value resistor and method of manufacture
JP2012109535A (ja) * 2010-10-20 2012-06-07 Asahi Kasei Electronics Co Ltd 抵抗素子及び反転バッファ回路
CN109072000A (zh) * 2016-05-05 2018-12-21 3M创新有限公司 组合物、制备制品的方法和制品

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3879236A (en) * 1971-03-26 1975-04-22 Ibm Method of making a semiconductor resistor
US4947232A (en) * 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
US4391650A (en) * 1980-12-22 1983-07-05 Ncr Corporation Method for fabricating improved complementary metal oxide semiconductor devices
JPS5955054A (ja) 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
JPS60128651A (ja) * 1983-12-15 1985-07-09 Fujitsu Ltd 半導体装置
JPS61214555A (ja) * 1985-03-20 1986-09-24 Hitachi Ltd 半導体装置
JPH0821681B2 (ja) * 1986-06-18 1996-03-04 株式会社日立製作所 半導体集積回路装置の製造方法
US5166770A (en) * 1987-04-15 1992-11-24 Texas Instruments Incorporated Silicided structures having openings therein
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
US4947192A (en) * 1988-03-07 1990-08-07 Xerox Corporation Monolithic silicon integrated circuit chip for a thermal ink jet printer
US5214497A (en) * 1988-05-25 1993-05-25 Hitachi, Ltd. Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH03155661A (ja) 1989-08-02 1991-07-03 Nec Corp Ｃｍｏｓトランジスタのｎウェルの製造方法
US5227327A (en) * 1989-11-10 1993-07-13 Seiko Epson Corporation Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits
JP3082923B2 (ja) * 1989-12-26 2000-09-04 ソニー株式会社 半導体装置の製法
JPH03272180A (ja) * 1990-03-22 1991-12-03 Toshiba Corp 半導体集積回路
US5134088A (en) * 1990-04-27 1992-07-28 Digital Equipment Corporation Precision resistor in self-aligned silicided mos process
ATE139058T1 (de) * 1990-10-23 1996-06-15 Siemens Ag Verfahren zur herstellung einer dotierten polyzidschicht auf einem halbleitersubstrat
JPH05243523A (ja) * 1991-04-16 1993-09-21 Sony Corp 半導体装置及びその製造方法
DE4118255A1 (de) * 1991-06-04 1992-12-10 Itt Ind Gmbh Deutsche Monolithisch integrierter sensorschaltkreis in cmos-technik
DE69232257T2 (de) * 1991-09-30 2002-08-08 Texas Industries, Inc. Durch Verarmung kontrollierte Isolationsstufe
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
KR940018967A (ko) * 1993-01-30 1994-08-19 오가 노리오 반도체장치 및 그 제조방법
US5594611A (en) * 1994-01-12 1997-01-14 Lsi Logic Corporation Integrated circuit input/output ESD protection circuit with gate voltage regulation and parasitic zener and junction diode
US5608259A (en) * 1994-03-02 1997-03-04 Deshazo; Thomas R. Reverse current flow prevention in a diffused resistor
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
US5541442A (en) * 1994-08-31 1996-07-30 International Business Machines Corporation Integrated compact capacitor-resistor/inductor configuration
JP2576433B2 (ja) * 1994-12-14 1997-01-29 日本電気株式会社 半導体装置用保護回路
DE19507802C1 (de) * 1995-03-06 1996-05-30 Siemens Ag Verfahren zum Herstellen eines integrierten Widerstandes
US5565367A (en) * 1995-03-24 1996-10-15 Hualon Micro Electronic Corporation Protective device for an integrated circit and manufacturing method thereof
US5587696A (en) * 1995-06-28 1996-12-24 Taiwan Semiconductor Manufacturing Company Ltd. High resistance polysilicon resistor for integrated circuits and method of fabrication thereof
JPH09312399A (ja) * 1995-07-14 1997-12-02 Seiko Instr Inc 半導体装置とその製造方法
US5525535A (en) * 1995-07-26 1996-06-11 United Microelectronics Corporation Method for making doped well and field regions on semiconductor substrates for field effect transistors using liquid phase deposition of oxides
JP2798020B2 (ja) * 1995-10-25 1998-09-17 日本電気株式会社 半導体集積回路
US5679593A (en) * 1996-02-01 1997-10-21 Micron Technology, Inc. Method of fabricating a high resistance integrated circuit resistor
JP3412393B2 (ja) * 1996-04-19 2003-06-03 松下電器産業株式会社 半導体装置
US5872381A (en) * 1996-05-23 1999-02-16 Sony Corporation Semiconductor device and its manufacturing method
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
JP3264196B2 (ja) * 1996-12-02 2002-03-11 ヤマハ株式会社 絶縁膜平坦化法
FR2757683B1 (fr) * 1996-12-20 1999-03-05 Sgs Thomson Microelectronics Transistor bipolaire et capacite
US5973375A (en) * 1997-06-06 1999-10-26 Hughes Electronics Corporation Camouflaged circuit structure with step implants
TW364207B (en) * 1997-12-20 1999-07-11 United Microelectronics Corp Method for producing DRAM
US6083795A (en) * 1998-02-09 2000-07-04 Taiwan Semiconductor Manufacturing Company Large angle channel threshold implant for improving reverse narrow width effect
US6291306B1 (en) * 1999-07-19 2001-09-18 Taiwan Semiconductor Manufacturing Company Method of improving the voltage coefficient of resistance of high polysilicon resistors
JP2001168651A (ja) * 1999-12-14 2001-06-22 Mitsumi Electric Co Ltd 半導体装置
US20020072169A1 (en) * 2000-11-29 2002-06-13 Shigeki Onodera CMOS device and method of manufacturing the same
JP2002353326A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005124768A1 (ja) * 2004-06-15 2008-04-17 松下電器産業株式会社 ドライブ装置
JP4511531B2 (ja) * 2004-06-15 2010-07-28 パナソニック株式会社 ドライブ装置

Also Published As

Publication number Publication date
US6734075B2 (en) 2004-05-11
US20010049171A1 (en) 2001-12-06

Similar Documents

Publication Publication Date Title
US4916508A (en) CMOS type integrated circuit and a method of producing same
JPH02271657A (ja) 能動層２層積層ｃｍｏｓインバータ
US6734075B2 (en) CMOS device having high-density resistance elements
JP2749241B2 (ja) 半導体集積回路
JPH09312331A (ja) 半導体装置及びその製造方法
JP3013628B2 (ja) 半導体装置
JPS60200541A (ja) 半導体装置
JPH08288400A (ja) 論理回路装置
JPS6074665A (ja) 半導体装置の製造方法
JPH0712060B2 (ja) 相補型ｍｏｓデバイスの入力保護装置
JPH08148579A (ja) 半導体装置およびその製造方法
JP2642000B2 (ja) Ｍｏｓ集積回路装置
JPS60144951A (ja) 半導体装置
JPH04127565A (ja) 抵抗素子を有する半導体装置
TWI384619B (zh) 半導體裝置及其形成方法
JPH05198802A (ja) 半導体装置
JPH0550140B2 (ja)
JPH0770607B2 (ja) 半導体装置
JPH09199606A (ja) マスタスライス方式の半導体装置
JP2000323660A (ja) 半導体装置及びその製造方法並びにウェハの製造方法
JPS63204628A (ja) 半導体集積回路
JPS5917867B2 (ja) 半導体集積回路装置
JPS59115555A (ja) 半導体集積回路
JPS59204276A (ja) 絶縁ゲ−ト電界効果半導体装置
JPH05145023A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070227