JPH06196639A - マルチゲート半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】フィールド酸化膜の膜べり、ゲート電極下のボ
イド発生、ゲート酸化膜の積層構造の問題のない、信頼
性の高いマルチゲート半導体装置の製造方法を提供する
ことである。 【構成】フィールド酸化膜11で素子分離を行い、ダミー
酸化膜12を使って高耐圧系素子領域にイオン注入を行
う。次に窒化膜14を使った選択酸化で高耐圧系ゲート酸
化膜16を形成する。次にゲート酸化膜16上に高耐圧ゲー
ト電極20を形成する。次に上記ダミー酸化膜12を使って
５Ｖ系素子領域にイオン注入を行い、ダミー酸化膜12を
除去する。次に５Ｖ系ゲート酸化膜を形成し、このゲー
ト酸化膜上に５Ｖ系ゲート電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はゲート酸化膜の膜厚が
異なる５Ｖ系トランジスタと高耐圧系トランジスタを混
載した半導体装置に係り、特にＬＣＤドライバー用半導
体装置に使用されるものである。

【０００２】

【従来の技術】図３の（ａ）〜（ｅ）および図４は駆動
電圧の異なるゲート電極を同一の半導体基板上に持つマ
ルチゲート半導体装置の製造の際の従来の工程断面図で
ある。この工程断面図に基づいてマルチゲート半導体装
置の製造方法を説明する。

【０００３】まず、図３の（ａ）に示すように半導体基
板30上に選択酸化法によりフィールド酸化膜31を形成
し、素子分離を行う。続いて、全面に酸化膜32を形成し
た後、高耐圧系ＭＯＳトランジスタを形成する素子領域
をレジスト33で覆う。続いて、このレジスト33をマスク
として５Ｖ系ＭＯＳトランジスタを形成する素子領域の
基板30に酸化膜32を緩衝膜としてチャネルイオン注入を
行う。

【０００４】次に、図３の（ｂ）に示すように上記レジ
スト33を剥離した後、５Ｖ系の素子領域をレジスト34で
覆う。続いて、このレジスト34をマスクとして高耐圧系
の素子領域の基板30に酸化膜32を通してチャネルイオン
注入を行う。

【０００５】次に、上記レジスト34を剥離した後、再び
高耐圧系の素子領域をレジスト35で覆う。そして、チャ
ネルイオン注入の際に緩衝膜となった酸化膜32のなかで
５Ｖ系の素子領域にあるものをダミー酸化膜として、レ
ジスト35のマスクによるウエットエッチングで除去し、
図３の（ｃ）の状態にする。

【０００６】次に、上記レジスト35を剥離し、全面に酸
化膜36を形成する。この結果、図３の（ｄ）の状態にな
り、高耐圧系の素子領域の酸化膜は酸化膜32と36の積層
膜になる。

【０００７】次に、全面にポリシリコンを堆積させ、Ｐ
ＥＰ (写真蝕刻技術) により、５Ｖ系のゲート電極37と
高耐圧系のゲート電極38を同時に形成し図３の（ｅ）の
状態にする。

【０００８】ところで、ソースおよびドレイン領域にイ
オン注入の際に高耐圧系の素子領域の酸化膜は32と36の
積層膜で膜厚が厚く、イオン注入装置の加速電圧ではこ
の積層膜を通して半導体基板30に不純物を注入すること
が難しい。そこで、ゲート電極37と38をマスクとして、
ウエットエッチングにより、酸化膜32と36を除去して図
４の状態にしてからソースおよびドレイン領域のイオン
注入を行うようにしている。このソースおよびドレイン
領域にイオン注入した不純物を熱拡散させることで、５
Ｖ系と高耐圧系のＭＯＳトランジスタを同一基板上にも
つマルチゲート半導体装置が完成する。

【０００９】上記図３の（ｄ）に示した工程で、高耐圧
系の酸化膜は膜厚を厚くする必要から酸化膜32と36の積
層膜にした。そして、後に形成する酸化膜36は５Ｖ系の
ゲート酸化膜となることから、１５０オングストローム
程度に形成する必要がある。これに対して、高耐圧系の
ゲート酸化膜は１０００オングストローム程度の膜厚を
必要とするため、先に形成する酸化膜32は約９００オン
グストロームの膜厚に形成しなくてはならない。ところ
で、５Ｖ系の素子領域にある酸化膜32は図３の（ｃ）の
工程でウエットエッチングにより除去されるが、この際
に膜厚が厚いためにフィールド酸化膜31までもがエッチ
ングされてしまう。そして、このフィールド酸化膜31の
膜べりによりフィールド反転防止電圧の低下や、フィー
ルド酸化膜31を挟んで隣り合うトランジスタの拡散領域
間でリーク電流が発生するなどの問題が発生する。そこ
で、この膜べりを防ぐ方法として酸化膜32のエッチング
の際のマスクとなるレジスト35で完全にフィールド酸化
膜32を覆う方法があるが、素子の微細化の妨げになる問
題がある。

【００１０】また、図４の工程において、酸化膜32と36
を連続エッチングを行った際に５Ｖ系のゲート電極37下
は酸化膜36だけで構成されているため、ゲート電極37の
下の酸化膜36は奥まで横方向にエッチングされてしま
う。したがって、ゲート電極37上に層間絶縁膜を形成す
ると、ゲート電極37の下部にボイドが形成され、信頼性
が低下する問題があった。この問題の解決方法として
は、酸化膜32と36の連続エッチングの前に５Ｖ系の素子
領域をレジストで覆う方法があるが、工程が増加する。

【００１１】また、高耐圧系のゲート酸化膜は、チャネ
ルイオン注入の際に緩衝膜として使用されダメージを受
けた酸化膜32が用いられており、加えて酸化膜36と積層
構造になっているために信頼性に問題があった。実際、
酸化膜にかかる電界が１〜２ＭＶ／ｃｍで破壊するモー
ドをＡモード（初期破壊）、３〜８ＭＶ／ｃｍをＢモー
ド、８ＭＶ／ｃｍ以上をＣモード（真性破壊）とした場
合、Ｂモード不良率と酸化膜の長期信頼性を左右する経
時破壊に相関関係があることが解っているが、Ｂモード
不良率が高くなっている。そこで、５Ｖ系だけではなく
高耐圧系の素子領域のチャネルイオン注入に使用した酸
化膜もダミー酸化膜とし、さらに高耐圧系のゲート酸化
膜を積層構造にしない方法として図５と図６によって示
される工程がある。

【００１２】ここで、図５の（ａ）〜（ｃ）と図６の
（ａ）〜（ｃ）に示した工程の説明をする。まず、図５
の（ａ）に示すようにフィールド酸化膜50により素子分
離された半導体基板51上にダミー酸化膜52を形成する。
続いて、５Ｖ系の素子領域をレジスト53で覆い、レジス
トをマスクとして高耐圧系の素子領域にチャネルイオン
注入を行う。

【００１３】次に、上記レジスト53を剥離し、さらに酸
化膜52を除去した後に高耐圧系の厚いゲート酸化膜54を
基板51上に形成する。続いて、ゲート酸化膜54上にポリ
シリコン層55を堆積させ、図５の（ｂ）の状態にする。

【００１４】次に、上記ポリシリコン層55をＰＥＰによ
り高耐圧系のゲート電極56に形成する。続いて、高耐圧
系の素子領域をレジスト57で覆う。そして、レジスト57
をマスクとして５Ｖ系の素子領域にある厚いゲート酸化
膜54をウエットエッチングで除去し、図５の（ｃ）の状
態にする。このエッチングの際、ゲート酸化膜54が厚い
ためにフィールド酸化膜50もかなりエッチングされ、上
記の半導体装置の製造方法よりもフィールド反転防止電
圧の低下が大きくなる問題がある。

【００１５】次に、上記レジスト57を剥離し、全面にダ
ミー酸化膜58を形成する。そして、レジスト57を剥離し
た高耐圧系の素子領域を再度レジスト59で覆い、図６の
（ａ）に示すようにレジスト59をマスクとして５Ｖ系の
素子領域にチャネルイオン注入を行う。次に、上記レジ
スト59をマスクとするウエットエッチングで５Ｖ系の素
子領域のダミー酸化膜58を除去し、図６の（ｂ）の状態
にする。

【００１６】次に、上記レジスト59を剥離し、全面に５
Ｖ系の薄いゲート酸化膜60を形成する。そして、高耐圧
系のゲート電極56と同様にして、５Ｖ系の素子領域にゲ
ート電極61を形成し、図６の（ｃ）の状態にする。

【００１７】

【発明が解決しようとする課題】上記のように従来の一
般的な半導体装置の製造方法ではフィールド酸化膜の膜
べり、ゲート電極下のボイド発生、ゲート酸化膜の積層
構造の問題があり、信頼性を確保することができない。
従来では上記各問題点を個別に解決する方法があるが、
上記した問題点を全て解決しようとする場合、工程数の
増加を伴い、フィールド酸化膜の膜べりを考慮した設計
を行った場合は微細化が困難になるという問題が生じ
る。

【００１８】この発明は上記のような事情を考慮して成
されたものであり、その目的はフィールド酸化膜の膜べ
り、ゲート電極下のボイド発生、ゲート酸化膜の積層構
造の問題のない、信頼性の高いマルチゲート半導体装置
の製造方法を提供することである。

【００１９】

【課題を解決するための手段】この発明のマルチゲート
半導体装置の製造方法は半導体基板上に第１の酸化膜を
形成する工程と、上記第１の酸化膜上に窒化膜を形成す
る工程と、特定領域の上記第１の酸化膜及び窒化膜を除
去する工程と、上記窒化膜をマスクとして上記特定領域
に第２の酸化膜を形成する工程と、全面にポリシリコン
を堆積する工程と、上記ポリシリコンをエッチングして
上記特定領域に第１のゲート電極を形成する工程と、残
っている上記第１の酸化膜を除去する工程と、全面に第
３の酸化膜を形成する工程と、全面に再度ポリシリコン
を堆積する工程と、上記ポリシリコンをエッチングして
第２のゲート電極を形成する工程とを具備したことを特
徴とする。

【００２０】

【作用】上記のような半導体装置の製造方法によれば、
第１と第２のゲート電極下の酸化膜は双方とも単一層で
形成される。

【００２１】

【実施例】以下図面を参照して、この発明を実施例によ
り説明する。

【００２２】図１の（ａ）〜（ｄ）及び図２の（ａ）〜
（ｄ）はこの発明の一実施例に係る、駆動電圧の異なる
ゲート電極を同一の半導体基板上に持つマルチゲート半
導体装置の製造方法を工程順に示す断面図である。

【００２３】まず、図１の（ａ）に示すように半導体基
板10上に選択酸化法によりフィールド酸化膜11を形成
し、素子分離を行う。続いて、全面に膜厚１５０オング
ストロームのダミー酸化膜12を形成する。そして、全面
にレジストを塗布し、これを露光・現像して高耐圧系Ｍ
ＯＳトランジスタのソースとドレイン領域を開孔部とす
るパターン13を形成する。このパターン13をマスクとし
てＬＤＤ(Lightly DopedDrain) 構造形成のために、ダ
ミー酸化膜12を通して基板10に低濃度に不純物をイオン
注入する。

【００２４】続いて、パターン13を剥離した後に上記高
耐圧系トランジスタのチャネル領域を開孔部とする図示
しないパターンをレジストで形成する。そして、このパ
ターンをマスクとして酸化膜12を通して基板10にチャネ
ルイオン注入を行い、その後パターンを剥離する。

【００２５】次に、全面に窒化膜14を形成し、さらにレ
ジストにより上記高耐圧系トランジスタのゲート電極形
成領域を開孔部とするパターン15を形成する。そして、
このパターン15をマスクとするＰＥＰ（写真蝕刻技術)
により、上記電極形成領域の窒化膜14と酸化膜12を除去
して図１の（ｂ）の状態にする。

【００２６】次に、上記パターン15を剥離し、窒化膜14
をマスクとする選択酸化法により、上記電極形成領域に
高耐圧系のゲート酸化膜16を膜厚２０００オングストロ
ームに形成する。この選択酸化の際に窒化膜14上には薄
い酸化膜17が形成される。続いて、ポリシリコン18を全
面に堆積する。そして、上記電極形成領域のポリシリコ
ン18上にレジストによるパターン19を形成し、図１の
（ｃ）の状態にする。次に、図１の（ｄ）に示すよう
に、上記パターン19を用いてポリシリコン18を選択的に
除去して、高耐圧系ＭＯＳトランジスタのゲート電極20
を形成する。

【００２７】次に、酸化膜17をウエットエッチングで除
去し、さらに窒化膜14をドライエッチングで除去する。
続いて、図２の（ａ）に示すように高耐圧系トランジス
タの素子領域をレジストによるパターン21で覆い、この
パターンをマスクとして５Ｖ系ＭＯＳトランジスタの素
子領域に酸化膜12を通してチャネルイオン注入を行う。
次に、図２の（ｂ）に示すようにパターン21を剥離し、
ダミー酸化膜12をウエットエッチングで除去する。

【００２８】次に、全面に５Ｖ系ＭＯＳトランジスタ用
のゲート酸化膜22を膜厚１５０オングストロームに形成
する。続いて、ポリシリコン23を全面に堆積する。そし
て、ポリシリコン23上の５Ｖ系ＭＯＳトランジスタのゲ
ート電極領域にレジストによるパターン24を形成し、図
２の（ｃ）の状態にする。

【００２９】次に、パターン24を用いて上記ポリシリコ
ン23を選択的に除去して、５Ｖ系ＭＯＳトランジスタの
ゲート電極25を形成し、その後、パターン24を剥離して
図２の（ｄ）の状態にする。

【００３０】次に、上記高耐圧系ＭＯＳトランジスタの
ＬＤＤ部分を図示しないレジストで覆い、上記５Ｖ系と
高耐圧系の双方のトランジスタのソースおよびドレイン
領域に不純物のイオン注入を行う。続いて、この不純物
を熱拡散させてソースおよびドレインを形成する。そし
て、ゲート電極25をマスクとして酸化膜22を除去する
と、５Ｖ系と高耐圧系のＭＯＳトランジスタを同一基板
上に持つマルチゲート半導体装置が完成する。

【００３１】上記実施例のマルチゲート半導体装置の製
造方法によれば高耐圧系の厚いゲート酸化膜16は選択酸
化法により一層構造で形成しており、従来の積層構造の
ものに較べて信頼性が向上している。また、フィールド
酸化膜11は従来と同様に図２の（ｂ）の工程でダミー酸
化膜12をエッチングする際に同時にエッチングされる
が、酸化膜12は１５０オングストロームと薄いためにフ
ィールド反転防止電圧の低下やリーク電流の発生の原因
となるようなフィールド酸化膜11の膜べりは起こらな
い。

【００３２】また、上記実施例では従来の様に膜厚の異
なるゲート酸化膜を同時にエッチングすることが無いの
で、ゲート電極下のゲート酸化膜がエッチングされてボ
イドの発生を招くことはない。

【００３３】

【発明の効果】以上説明したように、この発明によれば
フィールド酸化膜の膜べり、ゲート電極下のボイド発
生、ゲート酸化膜の積層構造の問題のない、信頼性の高
いマルチゲート半導体装置の製造方法を提供することが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体装置の製造方
法の工程断面図。

【図２】図１に続くこの発明の一実施例に係る半導体装
置の製造方法の工程断面図。

【図３】従来の半導体装置の製造方法の工程断面図。

【図４】図３に続く従来の半導体装置の製造方法の工程
断面図。

【図５】従来の半導体装置の製造方法の工程断面図。

【図６】図５に続く従来の半導体装置の製造方法の工程
断面図。

【符号の説明】

10…半導体基板、11…フィールド酸化膜、12…ダミー酸
化膜、13，15，24…レジストパターン、14…窒化膜、1
6，22…ゲート酸化膜、20，25…ゲート電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１の酸化膜を形成する
   工程と、 上記第１の酸化膜上に窒化膜を形成する工程と、 特定領域の上記第１の酸化膜及び窒化膜を除去する工程
   と、 上記窒化膜をマスクとして上記特定領域に第２の酸化膜
   を形成する工程と、 全面にポリシリコンを堆積する工程と、 上記ポリシリコンをエッチングして上記特定領域に第１
   のゲート電極を形成する工程と、 残っている上記第１の酸化膜を除去する工程と、 全面に第３の酸化膜を形成する工程と、 全面に再度ポリシリコンを堆積する工程と、 上記ポリシリコンをエッチングして第２のゲート電極を
   形成する工程とを具備したことを特徴とするマルチゲー
   ト半導体装置の製造方法。
2. 【請求項２】 前記第３の酸化膜を第２の酸化膜よりも
   薄く形成することを特徴とする請求項１に記載のマルチ
   ゲート半導体装置の製造方法。