JPH0823031A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0823031A JPH0823031A JP6153720A JP15372094A JPH0823031A JP H0823031 A JPH0823031 A JP H0823031A JP 6153720 A JP6153720 A JP 6153720A JP 15372094 A JP15372094 A JP 15372094A JP H0823031 A JPH0823031 A JP H0823031A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 同一素子上に高電圧がかかる入出力用のトラ
ンジスタと、低電圧で高駆動能力を実現するコア用のト
ランジスタとの２種類を同時に作りこむことができる半
導体装置とその製造方法を提供する。 【構成】 半導体装置において、シリコン基板１１に形
成される素子分離フィールド酸化膜１２により画定され
ゲートが形成される入出力部分Ａと、この入出力部分Ａ
と前記フィールド酸化膜１２により画定されゲートが形
成されるコア部分Ｂと、前記ゲートのＬＤＤ層とソース
／ドレイン拡散層間の寸法を入出力部分Ａは大きく、コ
ア部分Ｂは小さく形成し、入出力部分Ａでは寄生抵抗を
大きくして高電圧の印加に耐えるようにし、コア部分Ｂ
では寄生抵抗を小さくして高駆動能力を持たせるように
したものである。
ンジスタと、低電圧で高駆動能力を実現するコア用のト
ランジスタとの２種類を同時に作りこむことができる半
導体装置とその製造方法を提供する。 【構成】 半導体装置において、シリコン基板１１に形
成される素子分離フィールド酸化膜１２により画定され
ゲートが形成される入出力部分Ａと、この入出力部分Ａ
と前記フィールド酸化膜１２により画定されゲートが形
成されるコア部分Ｂと、前記ゲートのＬＤＤ層とソース
／ドレイン拡散層間の寸法を入出力部分Ａは大きく、コ
ア部分Ｂは小さく形成し、入出力部分Ａでは寄生抵抗を
大きくして高電圧の印加に耐えるようにし、コア部分Ｂ
では寄生抵抗を小さくして高駆動能力を持たせるように
したものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴを有する
半導体装置及びその製造方法に関するものである。
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このようなＭＯＳＦＥＴとして
は、以下に示すようなものがあった。図３はかかる従来
のＭＯＳＦＥＴの断面図、図４はそのＭＯＳＦＥＴの製
造工程断面図である。なお、ここでは、Ｎｃｈ（Ｎチャ
ネル）型トランジスタを例に挙げて説明する。
は、以下に示すようなものがあった。図３はかかる従来
のＭＯＳＦＥＴの断面図、図４はそのＭＯＳＦＥＴの製
造工程断面図である。なお、ここでは、Ｎｃｈ（Ｎチャ
ネル）型トランジスタを例に挙げて説明する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１に必要に応じてウェル、素子分離を形成し、約１
５０Åのゲート絶縁膜２、約２５００Åの多結晶シリコ
ン膜を生成する。その後、通常のゲートホトリソ、エッ
チングによりゲート電極３を形成する。次いで、ホット
キャリア発生の低減を目的として、ＬＤＤ（Ｎ- ）層４
を形成するために、ゲート電極３をマスクにして、31Ｐ
+ を３０ＫｅＶで４×１０13ｉｏｎｓ／ｃｍ2 程度の条
件にてイオン注入する。
基板１に必要に応じてウェル、素子分離を形成し、約１
５０Åのゲート絶縁膜２、約２５００Åの多結晶シリコ
ン膜を生成する。その後、通常のゲートホトリソ、エッ
チングによりゲート電極３を形成する。次いで、ホット
キャリア発生の低減を目的として、ＬＤＤ（Ｎ- ）層４
を形成するために、ゲート電極３をマスクにして、31Ｐ
+ を３０ＫｅＶで４×１０13ｉｏｎｓ／ｃｍ2 程度の条
件にてイオン注入する。
【０００４】次に、図４（ｂ）に示すように、膜厚２５
００Åの絶縁膜５を形成する。次に、図４（ｃ）に示す
ように、エッチングにより、絶縁膜５をトランジスタの
ゲートの側壁のみにサイドウォール長約２０００Åのサ
イドウォール５ａを形成する。その後、ソース／ドレイ
ン層６のイオン注入マスクとして、絶縁膜７を約２００
Å程度アクティブ領域上に生成する。ゲート電極３とサ
イドウォール５ａをマスクとして、ソース／ドレイン層
６として、75Ａｓ+ を４０ＫｅＶで５×１０15ｉｏｎｓ
／ｃｍ2 程度の条件にてイオン注入する。
００Åの絶縁膜５を形成する。次に、図４（ｃ）に示す
ように、エッチングにより、絶縁膜５をトランジスタの
ゲートの側壁のみにサイドウォール長約２０００Åのサ
イドウォール５ａを形成する。その後、ソース／ドレイ
ン層６のイオン注入マスクとして、絶縁膜７を約２００
Å程度アクティブ領域上に生成する。ゲート電極３とサ
イドウォール５ａをマスクとして、ソース／ドレイン層
６として、75Ａｓ+ を４０ＫｅＶで５×１０15ｉｏｎｓ
／ｃｍ2 程度の条件にてイオン注入する。
【０００５】その後、ソース／ドレイン層６を適当に熱
拡散するために、基板を８５０℃で熱処理し、図示しな
いが、絶縁膜の生成、コンタクトホールの開口を行い、
アルミなどの配線を行う。
拡散するために、基板を８５０℃で熱処理し、図示しな
いが、絶縁膜の生成、コンタクトホールの開口を行い、
アルミなどの配線を行う。
【０００６】
【発明が解決しようとする課題】しかしながら、以上述
べたＭＯＳＦＥＴの製造方法では、ＬＤＤ（Ｎ- ）層を
形成しているために、トランジスタ内の電界緩和が実現
され、ホットキャリア耐性を向上させることが可能とな
るが、同時にＬＤＤ（Ｎ- ）層により発生する寄生抵抗
のため、トランジスタの駆動能力は低下する。そのた
め、十分な性能を確保するためには、供給電源をある程
度大きくしておかなければならなくなり、消費電力が大
きくなる。
べたＭＯＳＦＥＴの製造方法では、ＬＤＤ（Ｎ- ）層を
形成しているために、トランジスタ内の電界緩和が実現
され、ホットキャリア耐性を向上させることが可能とな
るが、同時にＬＤＤ（Ｎ- ）層により発生する寄生抵抗
のため、トランジスタの駆動能力は低下する。そのた
め、十分な性能を確保するためには、供給電源をある程
度大きくしておかなければならなくなり、消費電力が大
きくなる。
【０００７】近年、消費電力の低下が求められ、半導体
素子の電源電圧の低下が必要とされてきている。この場
合でも、十分な駆動能力を確保するためには、前述のＬ
ＤＤ（Ｎ- ）層による寄生抵抗を低減させなければなら
ない。また、電源電圧を低下させると、トランジスタ内
の電界は弱くなるので、ホットキャリアは発生し難くな
る。そのため、ＬＤＤ（Ｎ- ）層の濃度を増加させるよ
う、イオン注入条件を改良したり、サイドウォール長を
短くしたりする必要がある。
素子の電源電圧の低下が必要とされてきている。この場
合でも、十分な駆動能力を確保するためには、前述のＬ
ＤＤ（Ｎ- ）層による寄生抵抗を低減させなければなら
ない。また、電源電圧を低下させると、トランジスタ内
の電界は弱くなるので、ホットキャリアは発生し難くな
る。そのため、ＬＤＤ（Ｎ- ）層の濃度を増加させるよ
う、イオン注入条件を改良したり、サイドウォール長を
短くしたりする必要がある。
【０００８】本発明は、以上述べた、電源電圧の低下に
従い、トランジスタ構造の改良が必要となり、電源電圧
によって素子の使い分けをしなければならないといった
システム上の素子使用の不自由さを改善するために、同
一素子上に高電圧がかかる入出力用のトランジスタと、
低電圧で高駆動能力を実現するコア用のトランジスタと
の２種類を同時に作りこむことができる半導体装置とそ
の製造方法を提供することを目的とする。
従い、トランジスタ構造の改良が必要となり、電源電圧
によって素子の使い分けをしなければならないといった
システム上の素子使用の不自由さを改善するために、同
一素子上に高電圧がかかる入出力用のトランジスタと、
低電圧で高駆動能力を実現するコア用のトランジスタと
の２種類を同時に作りこむことができる半導体装置とそ
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）半導体装置において、半導体基板に形成される素
子分離フィールド酸化膜により画定されゲートが形成さ
れる入出力部分と、該入出力部分と前記フィールド酸化
膜により画定されゲートが形成されるコア部分と、前記
ゲートのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）層とソース／ドレイン拡散層間の寸法を入出力部
分は大きく、コア部分は小さく形成し、入出力部分では
寄生抵抗を大きくして高電圧の印加に耐えるようにし、
コア部分では寄生抵抗を小さくして高駆動能力を持たせ
るようにしたものである。
成するために、 （Ａ）半導体装置において、半導体基板に形成される素
子分離フィールド酸化膜により画定されゲートが形成さ
れる入出力部分と、該入出力部分と前記フィールド酸化
膜により画定されゲートが形成されるコア部分と、前記
ゲートのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）層とソース／ドレイン拡散層間の寸法を入出力部
分は大きく、コア部分は小さく形成し、入出力部分では
寄生抵抗を大きくして高電圧の印加に耐えるようにし、
コア部分では寄生抵抗を小さくして高駆動能力を持たせ
るようにしたものである。
【００１０】すなわち、半導体装置において、半導体基
板に形成される素子分離フィールド酸化膜により画定さ
れゲート絶縁膜が形成される入出力部分と、該入出力部
分と前記フィールド酸化膜により画定されるコア部分と
を設け、前記入出力部分にはゲート電極と、該ゲート電
極をマスクとして形成されるＬＤＤ（Ｎ- ）層と、該ゲ
ート電極の両側に形成される第１及び第２のサイドウォ
ール膜からなるサイドウォールと、該サイドウォールを
マスクとして形成されるソース／ドレイン層とを設け
る。一方、前記コア部分には、ゲート電極と、該ゲート
電極をマスクとして形成されるＬＤＤ（Ｎ- ）層と、前
記ゲート電極及び該ゲート電極上に形成される第１のサ
イドウォール膜をマスクとして形成されるソース／ドレ
イン層とを設けるようにしたものである。
板に形成される素子分離フィールド酸化膜により画定さ
れゲート絶縁膜が形成される入出力部分と、該入出力部
分と前記フィールド酸化膜により画定されるコア部分と
を設け、前記入出力部分にはゲート電極と、該ゲート電
極をマスクとして形成されるＬＤＤ（Ｎ- ）層と、該ゲ
ート電極の両側に形成される第１及び第２のサイドウォ
ール膜からなるサイドウォールと、該サイドウォールを
マスクとして形成されるソース／ドレイン層とを設け
る。一方、前記コア部分には、ゲート電極と、該ゲート
電極をマスクとして形成されるＬＤＤ（Ｎ- ）層と、前
記ゲート電極及び該ゲート電極上に形成される第１のサ
イドウォール膜をマスクとして形成されるソース／ドレ
イン層とを設けるようにしたものである。
【００１１】更に、半導体装置において、半導体基板に
形成される素子分離フィールド酸化膜により画定されゲ
ート絶縁膜が形成される入出力部分と、該入出力部分と
前記フィールド酸化膜により画定されるコア部分とを設
け、前記入出力部分にはゲート電極と、該ゲート電極を
マスクとして該ゲート電極の下部の中心方向へより注入
されるように傾斜角を有してイオン注入されるＬＤＤ
（Ｎ- ）層と、前記ゲート電極の両側に形成されるサイ
ドウォールと、該サイドウォールをマスクとして形成さ
れるソース／ドレイン層とを設ける。一方、前記コア部
分にはゲート電極と、該ゲート電極をマスクとして形成
されるＬＤＤ（Ｎ- ）層と、前記ゲート電極の両側に形
成されるサイドウォールと、該サイドウォールをマスク
として形成されるソース／ドレイン層とを設けるように
したものである。
形成される素子分離フィールド酸化膜により画定されゲ
ート絶縁膜が形成される入出力部分と、該入出力部分と
前記フィールド酸化膜により画定されるコア部分とを設
け、前記入出力部分にはゲート電極と、該ゲート電極を
マスクとして該ゲート電極の下部の中心方向へより注入
されるように傾斜角を有してイオン注入されるＬＤＤ
（Ｎ- ）層と、前記ゲート電極の両側に形成されるサイ
ドウォールと、該サイドウォールをマスクとして形成さ
れるソース／ドレイン層とを設ける。一方、前記コア部
分にはゲート電極と、該ゲート電極をマスクとして形成
されるＬＤＤ（Ｎ- ）層と、前記ゲート電極の両側に形
成されるサイドウォールと、該サイドウォールをマスク
として形成されるソース／ドレイン層とを設けるように
したものである。
【００１２】（Ｂ）半導体装置の製造方法において、半
導体基板に素子分離フィールド酸化膜を形成した後、ゲ
ート絶縁膜を形成し、入出力部分とコア部分をそれぞれ
形成する工程と、該入出力部分とコア部分にそれぞれゲ
ート電極を形成する工程と、イオン注入によりＬＤＤ
（Ｎ- ）層を形成する工程と、第１のサイドウォール膜
を生成する工程と、前記入出力部分に第１のレジストを
施し、前記コア部分にイオン注入により第１のソース／
ドレイン層を形成する工程と、前記第１のレジストを除
去して第２のサイドウォール膜を生成し、前記ゲート電
極の側部に前記第１及び第２のサイドウォール膜のサイ
ドウォールを形成する工程と、前記コア部分に第２のレ
ジストを施し、前記入出力部分にイオン注入により第２
のソース／ドレイン層を形成する工程を施すようにした
ものである。
導体基板に素子分離フィールド酸化膜を形成した後、ゲ
ート絶縁膜を形成し、入出力部分とコア部分をそれぞれ
形成する工程と、該入出力部分とコア部分にそれぞれゲ
ート電極を形成する工程と、イオン注入によりＬＤＤ
（Ｎ- ）層を形成する工程と、第１のサイドウォール膜
を生成する工程と、前記入出力部分に第１のレジストを
施し、前記コア部分にイオン注入により第１のソース／
ドレイン層を形成する工程と、前記第１のレジストを除
去して第２のサイドウォール膜を生成し、前記ゲート電
極の側部に前記第１及び第２のサイドウォール膜のサイ
ドウォールを形成する工程と、前記コア部分に第２のレ
ジストを施し、前記入出力部分にイオン注入により第２
のソース／ドレイン層を形成する工程を施すようにした
ものである。
【００１３】（Ｃ）半導体装置の製造方法において、半
導体基板に素子分離フィールド酸化膜を形成した後、ゲ
ート絶縁膜を形成し、入出力部分とコア部分をそれぞれ
形成する工程と、該入出力部分とコア部分にそれぞれゲ
ート電極を形成する工程と、前記入出力部分に第１のレ
ジストを施し、前記コア部分にイオン注入により第１の
ＬＤＤ（Ｎ- ）層を形成する工程と、前記第１のレジス
トを除去後、前記コア部分に第２のレジストを施し、前
記ゲート電極の下部に深く注入できるように傾斜角をも
って斜めにイオン注入し、第２のＬＤＤ（Ｎ- ）層を形
成する工程と、前記第２のレジストを除去後、サイドウ
ォール膜を生成し、前記ゲート電極の側部にサイドウォ
ールを形成する工程と、前記入出力部分とコア部分とも
同時にイオン注入により、ソース／ドレイン層を形成す
る工程とを施すようにしたものである。
導体基板に素子分離フィールド酸化膜を形成した後、ゲ
ート絶縁膜を形成し、入出力部分とコア部分をそれぞれ
形成する工程と、該入出力部分とコア部分にそれぞれゲ
ート電極を形成する工程と、前記入出力部分に第１のレ
ジストを施し、前記コア部分にイオン注入により第１の
ＬＤＤ（Ｎ- ）層を形成する工程と、前記第１のレジス
トを除去後、前記コア部分に第２のレジストを施し、前
記ゲート電極の下部に深く注入できるように傾斜角をも
って斜めにイオン注入し、第２のＬＤＤ（Ｎ- ）層を形
成する工程と、前記第２のレジストを除去後、サイドウ
ォール膜を生成し、前記ゲート電極の側部にサイドウォ
ールを形成する工程と、前記入出力部分とコア部分とも
同時にイオン注入により、ソース／ドレイン層を形成す
る工程とを施すようにしたものである。
【００１４】
【作用】本発明によれば、半導体基板に形成される素子
分離フィールド酸化膜により画定されゲートが形成され
る入出力部分と、該入出力部分と前記フィールド酸化膜
により画定されゲートが形成されるコア部分を設け、前
記ゲートのＬＤＤ層とソース／ドレイン拡散層間の寸法
を入出力部分は大きく、コア部分は小さく形成し、入出
力部分では寄生抵抗を大きくして高電圧の印加に耐える
ようにし、コア部分では寄生抵抗を小さくして高駆動能
力を持たせる。
分離フィールド酸化膜により画定されゲートが形成され
る入出力部分と、該入出力部分と前記フィールド酸化膜
により画定されゲートが形成されるコア部分を設け、前
記ゲートのＬＤＤ層とソース／ドレイン拡散層間の寸法
を入出力部分は大きく、コア部分は小さく形成し、入出
力部分では寄生抵抗を大きくして高電圧の印加に耐える
ようにし、コア部分では寄生抵抗を小さくして高駆動能
力を持たせる。
【００１５】したがって、同一素子上に高い電源電圧に
も対応できるホットキャリア耐性に優れたトランジスタ
と、高駆動能力を実現できる寄生抵抗の少ないトランジ
スタの２種類を作りこむことができる。
も対応できるホットキャリア耐性に優れたトランジスタ
と、高駆動能力を実現できる寄生抵抗の少ないトランジ
スタの２種類を作りこむことができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体装置の断面図、図２はその半導体装置の製造
工程断面図である。以下、本発明の半導体装置の製造方
法について説明する。
ながら詳細に説明する。図１は本発明の第１の実施例を
示す半導体装置の断面図、図２はその半導体装置の製造
工程断面図である。以下、本発明の半導体装置の製造方
法について説明する。
【００１７】まず、図２（ａ）に示すように、シリコン
基板１１に必要に応じてウェル、素子分離のためのフィ
ールド酸化膜１２を形成した後、ゲート絶縁膜１３、多
結晶シリコン膜を生成し、通常のゲートホトリソ・エッ
チングにより、入出力部分Ａ、コア部分（入出力部分に
よって囲まれる主な動作を行う中心となる部分）Ｂに同
時にゲート電極１４を形成し、イオン注入により、ＬＤ
Ｄ（Ｎ- ）層１５を形成する。すなわち、31Ｐ+ を３０
ＫｅＶで４×１０13ｉｏｎｓ／ｃｍ2 程度でイオン注入
する。
基板１１に必要に応じてウェル、素子分離のためのフィ
ールド酸化膜１２を形成した後、ゲート絶縁膜１３、多
結晶シリコン膜を生成し、通常のゲートホトリソ・エッ
チングにより、入出力部分Ａ、コア部分（入出力部分に
よって囲まれる主な動作を行う中心となる部分）Ｂに同
時にゲート電極１４を形成し、イオン注入により、ＬＤ
Ｄ（Ｎ- ）層１５を形成する。すなわち、31Ｐ+ を３０
ＫｅＶで４×１０13ｉｏｎｓ／ｃｍ2 程度でイオン注入
する。
【００１８】次に、図２（ｂ）に示すように、第１のサ
イドウォール膜としての膜厚制御性に優れたＬＰ−ＴＥ
ＯＳ（液相−Ｔｅｔｒａ Ｅｔｙｌ Ｏｒｔｈｏ Ｓｉ
ｌｉｃａｔｅ）膜１６を約７００Å生成する。その後、
ホトリソにより入出力部分Ａのみにレジスト１７が残る
ようにして、第１のソース／ドレイン層イオン注入とし
て、75Ａｓ+ を１１０ＫｅＶで５×１０15ｉｏｎｓ／ｃ
ｍ2 程度で、コア部分Ｂにのみイオン注入し、第１のソ
ース／ドレイン層１８を形成する。
イドウォール膜としての膜厚制御性に優れたＬＰ−ＴＥ
ＯＳ（液相−Ｔｅｔｒａ Ｅｔｙｌ Ｏｒｔｈｏ Ｓｉ
ｌｉｃａｔｅ）膜１６を約７００Å生成する。その後、
ホトリソにより入出力部分Ａのみにレジスト１７が残る
ようにして、第１のソース／ドレイン層イオン注入とし
て、75Ａｓ+ を１１０ＫｅＶで５×１０15ｉｏｎｓ／ｃ
ｍ2 程度で、コア部分Ｂにのみイオン注入し、第１のソ
ース／ドレイン層１８を形成する。
【００１９】次に、図２（ｃ）に示すように、レジスト
１７を除去後、ＣＶＤ法により、第１のサイドウォール
膜としてのＰＳＧ膜１９を約２０００Å生成する。次い
で、図２（ｄ）に示すように、通常のサイドウォールエ
ッチングにより、サイドウォール長約２０００Åの第１
のサイドウォール膜１６ａと、第２のサイドウォール膜
１９ａからなるサイドウォールを形成する。アクティブ
上にイオン注入マスクとして、熱拡散の少ないＬＰ−Ｔ
ＥＯＳ膜２０を約２００Å生成する。ホトリソにより、
コア部分Ｂのみにレジスト２１が残るようにし、第２の
ソース／ドレイン層イオン注入として、75Ａｓ+ を４０
ＫｅＶで５×１０15ｉｏｎｓ／ｃｍ2 程度で、入出力部
分Ａのみにイオン注入し、第２のソース／ドレイン層２
２を形成する。
１７を除去後、ＣＶＤ法により、第１のサイドウォール
膜としてのＰＳＧ膜１９を約２０００Å生成する。次い
で、図２（ｄ）に示すように、通常のサイドウォールエ
ッチングにより、サイドウォール長約２０００Åの第１
のサイドウォール膜１６ａと、第２のサイドウォール膜
１９ａからなるサイドウォールを形成する。アクティブ
上にイオン注入マスクとして、熱拡散の少ないＬＰ−Ｔ
ＥＯＳ膜２０を約２００Å生成する。ホトリソにより、
コア部分Ｂのみにレジスト２１が残るようにし、第２の
ソース／ドレイン層イオン注入として、75Ａｓ+ を４０
ＫｅＶで５×１０15ｉｏｎｓ／ｃｍ2 程度で、入出力部
分Ａのみにイオン注入し、第２のソース／ドレイン層２
２を形成する。
【００２０】ここで、アクティブ上にイオン注入マスク
として、熱拡散の少ないＬＰ−ＴＥＯＳ膜２０を、約２
００Å生成することにより、先に、イオン注入したＬＤ
Ｄ（Ｎ- ）層１５及び第１のソース／ドレイン層１８が
酸化により不要に拡散するのを抑制して設計通りの寸法
の拡散層の形成を行うことができる。このようにして、
図１に示すように、サイドウォール１６ａ，１９ａを２
重構造とすることにより、入出力部分ＡのＮ- 層寄生抵
抗部分ａ（高電源、低電源とも使用可能）は大きくしな
がら、コア部分Ｂ（低電圧のみで使用）のＮ- 層寄生抵
抗部分ｂを小さくすることができる。
として、熱拡散の少ないＬＰ−ＴＥＯＳ膜２０を、約２
００Å生成することにより、先に、イオン注入したＬＤ
Ｄ（Ｎ- ）層１５及び第１のソース／ドレイン層１８が
酸化により不要に拡散するのを抑制して設計通りの寸法
の拡散層の形成を行うことができる。このようにして、
図１に示すように、サイドウォール１６ａ，１９ａを２
重構造とすることにより、入出力部分ＡのＮ- 層寄生抵
抗部分ａ（高電源、低電源とも使用可能）は大きくしな
がら、コア部分Ｂ（低電圧のみで使用）のＮ- 層寄生抵
抗部分ｂを小さくすることができる。
【００２１】ここで、入出力部分ＡのＮ- 層寄生抵抗部
分ａは、例えば、０．７５μｍ、コア部分Ｂ（低電圧の
みで使用）のＮ- 層寄生抵抗部分ｂは、例えば、０．０
５μｍに形成することができる。これにより、入出力部
分Ａは、高電源で使用してもホットキャリア耐性に優れ
たトランジスタ構造を、コア部分Ｂは高駆動能力をもつ
トランジスタ構造を同時に実現することができる。
分ａは、例えば、０．７５μｍ、コア部分Ｂ（低電圧の
みで使用）のＮ- 層寄生抵抗部分ｂは、例えば、０．０
５μｍに形成することができる。これにより、入出力部
分Ａは、高電源で使用してもホットキャリア耐性に優れ
たトランジスタ構造を、コア部分Ｂは高駆動能力をもつ
トランジスタ構造を同時に実現することができる。
【００２２】次に、本発明の第２の実施例について説明
する。図５は本発明の第２の実施例を示す半導体装置の
断面図、図６はその半導体装置の製造工程断面図であ
る。以下、その半導体装置の製造方法について説明す
る。まず、図６（ａ）に示すように、シリコン基板３１
に必要に応じてウェル、素子分離のためのフィールド酸
化膜３２を形成した後、ゲート絶縁膜３３、多結晶シリ
コン膜を生成し、通常のゲートホトリソ、エッチングに
より、入出力部分Ａ、コア部分Ｂともに、同時にゲート
電極３４を形成した後、ホトリソにより、入出力部分Ａ
にのみレジスト３５が残るようにし、31Ｐ+ を３０Ｋｅ
Ｖで４×１０ 13ｉｏｎｓ／ｃｍ2 程度でイオン注入し、
第１のＬＤＤ（Ｎ- ）層３６を形成する。
する。図５は本発明の第２の実施例を示す半導体装置の
断面図、図６はその半導体装置の製造工程断面図であ
る。以下、その半導体装置の製造方法について説明す
る。まず、図６（ａ）に示すように、シリコン基板３１
に必要に応じてウェル、素子分離のためのフィールド酸
化膜３２を形成した後、ゲート絶縁膜３３、多結晶シリ
コン膜を生成し、通常のゲートホトリソ、エッチングに
より、入出力部分Ａ、コア部分Ｂともに、同時にゲート
電極３４を形成した後、ホトリソにより、入出力部分Ａ
にのみレジスト３５が残るようにし、31Ｐ+ を３０Ｋｅ
Ｖで４×１０ 13ｉｏｎｓ／ｃｍ2 程度でイオン注入し、
第１のＬＤＤ（Ｎ- ）層３６を形成する。
【００２３】次に、図６（ｂ）に示すように、レジスト
３５を除去後、逆にコア部分Ｂのみレジスト３７が残る
ように再度ホトリソを行い、31Ｐ+ を７０ＫｅＶで６×
１０ 13ｉｏｎｓ／ｃｍ2 程度を、傾き角度θが約４５°
（なお、θは３０°〜４５°でもよい）の傾きで斜めに
イオン注入し、第２のＬＤＤ（Ｎ- ）層３８を形成す
る。
３５を除去後、逆にコア部分Ｂのみレジスト３７が残る
ように再度ホトリソを行い、31Ｐ+ を７０ＫｅＶで６×
１０ 13ｉｏｎｓ／ｃｍ2 程度を、傾き角度θが約４５°
（なお、θは３０°〜４５°でもよい）の傾きで斜めに
イオン注入し、第２のＬＤＤ（Ｎ- ）層３８を形成す
る。
【００２４】次に、図６（ｃ）に示すように、レジスト
３７を除去後、通常のサイドウォール膜３９を生成す
る。次いで、図６（ｄ）に示すように、サイドウォール
膜３９のエッチングにより、サイドウォール長約１００
０Åのサイドウォール３９ａを形成した後、イオン注入
マスク膜４０を形成して、入出力部分Ａ、コア部分Ｂと
も共通に、75Ａｓ+を４０ＫｅＶで５×１０15ｉｏｎｓ
／ｃｍ2 程度でイオン注入し、ソース／ドレイン層４１
を形成する。
３７を除去後、通常のサイドウォール膜３９を生成す
る。次いで、図６（ｄ）に示すように、サイドウォール
膜３９のエッチングにより、サイドウォール長約１００
０Åのサイドウォール３９ａを形成した後、イオン注入
マスク膜４０を形成して、入出力部分Ａ、コア部分Ｂと
も共通に、75Ａｓ+を４０ＫｅＶで５×１０15ｉｏｎｓ
／ｃｍ2 程度でイオン注入し、ソース／ドレイン層４１
を形成する。
【００２５】このようにして、図５に示すように、ＬＤ
Ｄ（Ｎ- ）層のゲート下への拡張長が入出力部分ＡのＮ
- 層寄生抵抗部分ａ′は大きく、コア部分ＢのＮ- 層寄
生抵抗部分ｂ′は小さくなっているために、第１の実施
例と同様の効果を奏することができる。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
Ｄ（Ｎ- ）層のゲート下への拡張長が入出力部分ＡのＮ
- 層寄生抵抗部分ａ′は大きく、コア部分ＢのＮ- 層寄
生抵抗部分ｂ′は小さくなっているために、第１の実施
例と同様の効果を奏することができる。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、同一素子上にＬＤＤ（Ｎ- ）層寄生抵抗の異な
る二種類のトランジスタを形成することができるように
したので、高電圧のかかる入出力部分を寄生抵抗の大き
なトランジスタとし、ホットキャリア耐性を向上させる
ことができ、コア部分を寄生抵抗の小さなトランジスタ
として、高駆動能力を持たせることができる。
よれば、同一素子上にＬＤＤ（Ｎ- ）層寄生抵抗の異な
る二種類のトランジスタを形成することができるように
したので、高電圧のかかる入出力部分を寄生抵抗の大き
なトランジスタとし、ホットキャリア耐性を向上させる
ことができ、コア部分を寄生抵抗の小さなトランジスタ
として、高駆動能力を持たせることができる。
【００２７】また、これにより、高電源電圧、低電源電
圧の２種類の電源電圧で使用できる素子が実現できる。
圧の２種類の電源電圧で使用できる素子が実現できる。
【図１】本発明の第１の実施例を示す半導体装置の断面
図である。
図である。
【図２】本発明の第１の実施例を示す半導体装置の製造
工程断面図である。
工程断面図である。
【図３】従来のＭＯＳＦＥＴの断面図である。
【図４】従来のＭＯＳＦＥＴの製造工程断面図である。
【図５】本発明の第２の実施例を示す半導体装置の断面
図である。
図である。
【図６】本発明の第２の実施例を示す半導体装置の製造
工程断面図である。
工程断面図である。
１１，３１ シリコン基板 １２，３２ フィールド酸化膜 １３，３３ ゲート絶縁膜 Ａ 入出力部分 Ｂ コア部分 １４，３４ ゲート電極 １５ ＬＤＤ（Ｎ- ）層 １６，２０ ＬＰ−ＴＥＯＳ膜（第１のサイドウォー
ル膜） １６ａ，１９ａ，３９ａ サイドウォール １７，２１，３５，３７ レジスト １８ 第１のソース／ドレイン層 １９ ＰＳＧ膜（第２のサイドウォール膜） ２２ 第２のソース／ドレイン層 ３６ 第１のＬＤＤ（Ｎ- ）層 ３８ 第２のＬＤＤ（Ｎ- ）層 ３９ サイドウォール膜 ４０ イオン注入マスク膜 ４１ ソース／ドレイン層
ル膜） １６ａ，１９ａ，３９ａ サイドウォール １７，２１，３５，３７ レジスト １８ 第１のソース／ドレイン層 １９ ＰＳＧ膜（第２のサイドウォール膜） ２２ 第２のソース／ドレイン層 ３６ 第１のＬＤＤ（Ｎ- ）層 ３８ 第２のＬＤＤ（Ｎ- ）層 ３９ サイドウォール膜 ４０ イオン注入マスク膜 ４１ ソース／ドレイン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】（ａ）半導体基板に形成される素子分離フ
ィールド酸化膜により画定されゲートが形成される入出
力部分と、（ｂ）該入出力部分と前記フィールド酸化膜
により画定されゲートが形成されるコア部分と、（ｃ）
前記ゲートのＬＤＤ層とソース／ドレイン拡散層間の寸
法を入出力部分は大きく、コア部分は小さく形成し、入
出力部分では寄生抵抗を大きくして高電圧の印加に耐え
るようにし、コア部分では寄生抵抗を小さくして高駆動
能力を持たせるようにしたことを特徴とする半導体装
置。 - 【請求項２】（ａ）半導体基板に素子分離フィールド酸
化膜を形成した後、ゲート絶縁膜を形成し、入出力部分
とコア部分をそれぞれ形成する工程と、（ｂ）該入出力
部分とコア部分にそれぞれゲート電極を形成する工程
と、（ｃ）イオン注入によりＬＤＤ（Ｎ- ）層を形成す
る工程と、（ｄ）第１のサイドウォール膜を生成する工
程と、（ｅ）前記入出力部分に第１のレジストを施し、
前記コア部分にイオン注入により第１のソース／ドレイ
ン層を形成する工程と、（ｆ）前記第１のレジストを除
去して第２のサイドウォール膜を生成し、前記ゲート電
極の側部に前記第１及び第２のサイドウォール膜のサイ
ドウォールを形成する工程と、（ｇ）前記コア部分に第
２のレジストを施し、前記入出力部分にイオン注入によ
り第２のソース／ドレイン層を形成する工程を施すこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１及び第２のサイドウォール膜の
サイドウォールを形成後、前記ゲート絶縁膜の表面上に
イオン注入マスクとして熱拡散の少ないＬＰ−ＴＥＯＳ
膜を形成することを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】（ａ）半導体基板に素子分離フィールド酸
化膜を形成した後、ゲート絶縁膜を形成し、入出力部分
とコア部分をそれぞれ形成する工程と、（ｂ）該入出力
部分とコア部分にそれぞれゲート電極を形成する工程
と、（ｃ）前記入出力部分に第１のレジストを施し、前
記コア部分にイオン注入により第１のＬＤＤ（Ｎ- ）層
を形成する工程と、（ｄ）前記第１のレジストを除去
後、前記コア部分に第２のレジストを施し、前記ゲート
電極の下部に深く注入できるように傾斜角をもって斜め
にイオン注入し、第２のＬＤＤ（Ｎ- ）層を形成する工
程と、（ｅ）前記第２のレジストを除去後、サイドウォ
ール膜を生成し、前記ゲート電極の側部にサイドウォー
ルを形成する工程と、（ｆ）前記入出力部分とコア部分
とも同時にイオン注入により、ソース／ドレイン層を形
成する工程とを施すことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153720A JPH0823031A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153720A JPH0823031A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823031A true JPH0823031A (ja) | 1996-01-23 |
Family
ID=15568633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153720A Withdrawn JPH0823031A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823031A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512258B2 (en) | 2000-10-31 | 2003-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| EP1026737A3 (en) * | 1999-02-08 | 2003-08-06 | Lucent Technologies Inc. | A method for fabricating a merged integrated circuit device |
| KR100491058B1 (ko) * | 2001-07-17 | 2005-05-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2005522033A (ja) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
-
1994
- 1994-07-05 JP JP6153720A patent/JPH0823031A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1026737A3 (en) * | 1999-02-08 | 2003-08-06 | Lucent Technologies Inc. | A method for fabricating a merged integrated circuit device |
| US6512258B2 (en) | 2000-10-31 | 2003-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing same |
| KR100491058B1 (ko) * | 2001-07-17 | 2005-05-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7109553B2 (en) | 2001-07-17 | 2006-09-19 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
| JP2005522033A (ja) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 |
| JP2007067440A (ja) * | 2006-11-13 | 2007-03-15 | Toshiba Corp | 半導体装置 |
| JP2009055041A (ja) * | 2007-08-27 | 2009-03-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |