JPH0619731A - 計算機のバスチェック装置 - Google Patents

Abstract

(57)【要約】 【目的】 計算機におけるプロセッサ１２から入出力装
置１４ａ，１４ｂに至るバスライン１１上を伝送される
データのパリティチェックを実施する。 【構成】 入出力装置１４ａ，１４ｂとバスライン１１
との間にパリティビット発生回路１７ａ，１７ｂとパリ
ティチェック回路１８ａ，１８ｂとを設け、バスライン
１１に並列に設けられたパリティビット信号線１９を用
い、入出力装置１４ａ，１４ｂ側からバスライン１１を
介してプロセッサ１２へ伝送される入力データに対して
はプロセッサ自身のソフト的手法でもって、かつプロセ
ッサ１２側から入出力装置１４ａ，１４ｂへ伝送される
出力データに対してはパリティチェック回路１８ａ，１
８ｂでもってそれぞれパリティチェックを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機のバスライン上
を伝送されるデータに対してパリティチェックを行う計
算機のバスチェック装置に係わり、特にプロセッチから
入出力装置に至るバスのチェックを行う計算機のバスチ
ェック装置に関する。

【０００２】

【従来の技術】互いに長距離離間したステーション相互
間を伝送されるデジタルデータに対しては、伝送途中に
伝送エラーが発生したか否かを検査するためにパリティ
ビット（ＰＲＴＢ）やフレームチェックシーケンス（Ｆ
ＣＳ）を伝送データに付加するようにしている。計算機
内においても、例えばＲＡＭに対して正しくデータがア
クセスされていることを監視するためにパリティチェッ
ク手法が採用されている。

【０００３】図４はパリティチェック手法を採用した計
算機の概略構成を示すブロック図である。例えば８ビッ
ト構成のバスライン１に対して、各種情報処理を実施す
るＣＰＵ（中央処理装置）２、制御プログラム等の固定
データを記憶するＲＯＭ３、外部に対して各種データを
入出力する複数の入出力装置４ａ，４ｂ，…、各種可変
データを記憶するＲＡＭ５が接続されている。そして、
このＲＡＭ５とバスライン１との間に、パリティ発生回
路６ａとパリティチェック回路６ｂとが介挿されいてさ
れている。

【０００４】このような構成の計算機において、ＣＰＵ
２がＲＡＭ５のデータメモリ５ａに対してデータを書込
む場合、ＣＰＵ２はＲＡＭ５に対してＣＳ（チップセレ
クト）信号を送出し、かつ書込信号ＷＲをアクティブに
した状態で、バスライン１に８ビットデータを送出す
る。この８ビットデータはパリティビット発生回路６ａ
を介してＲＡＭ５のデータメモリ５ａに書込まれる。同
時にパリティビット発生回路６ａはデータのパリティビ
ット（ＰＲＴＢ）を算出して、ＲＡＭ５のパリティメモ
リ５ｂへ書込む。

【０００５】そして、ＣＰＵ２がＲＡＭ５のデータメモ
リ５ａのデータを読出す場合は、書込む場合と同様に、
ＲＡＭ５に対してＣＳ（チップセレクト）信号を送出
し、かつ読出信号ＲＤをアクティブにする。すると、Ｒ
ＡＭ５のデータメモリ５ａに記憶されている８ビットデ
ータがパリティチェック回路６ｂを介してバスライン１
へ入力される。ＣＰＵ２はバスライン１上に出力された
データを取込む。

【０００６】パリティチェック回路６ｂは、データメモ
リ５ａから読取ったデータとパリティメモリ５ｂから読
取ったパリティビット（ＰＲＴＢ）からこのデータに対
するパリティチェックを実施する。そして、ビット誤り
が検出されると、ＣＰＵ２に対してエラー信号ｅを割込
信号として送出する。

【０００７】このようにバスライン１とＲＡＭ５との間
にパリティ発生回路６ａ及びパリティチェック回路６ｂ
とを介挿することによって、ＲＡＭ５等の記憶装置に対
するデータの書込み，読出時に発生するエラーをチェッ
クすることが可能である。

【０００８】

【発明が解決しようとする課題】しかし、図４に示すよ
うなパリティ発生回路６ａ，パリティチェック回路６ｂ
を用いたパリティチェック手法においても、まだ解消す
べき次のような問題があった。

【０００９】すなわち、一般にパリティチェック手法に
おいては、パリティ発生回路にて算出されたパリティビ
ット（ＰＲＴＢ）をパリティチェックが実施されるま
で、記憶保持するためのメモリが必要である。従って、
ＲＡＭ５に対するアクセス処理時の誤りをパリティビッ
ト手法で検出できる。しかし、一般に、入出力装置４
ａ，４ｂはデータをラッチする機能を有していないの
で、この入出力装置４ａ，４ｂに対して入出力されるデ
ータに対してはパリティチェックを実施する手法がな
い。

【００１０】また、図４のパリティ手法においては、Ｒ
ＡＭ５に対するアクセス処理時の誤りを検出できるが、
ＣＰＵ２からＲＡＭ５に至るまでのバスライン１上で発
生ししたビット誤りは検出できない。同様なことが、入
出力装置４ａ．４ｂに対しても言え、ＣＰＵ２から各入
出力装置４ａ，４ｂに至るまでのバスライン１上で発生
ししたビット誤りは検出できない。

【００１１】また、図４に示す従来計算機においては、
パリティ発生回路６ａとパリティチェック回路６ｂとは
それぞれ個別の部品であったので、この計算機の各構成
部材を搭載するＰＣ基板が大型化する問題もある。

【００１２】本発明はこのような事情に鑑みてなされた
ものであり、バスラインに並列に設けられたパリティビ
ット信号線を用いることにより、プロセッサ側および入
出力側双方でパリティチェックが実施可能となり、プロ
セッサから入出力装置に至るバスライン上で発生するビ
ット誤りを確実に検出できる計算機のバスチェック装置
を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解消するため
に本発明の計算機のバスチェック装置は、バスラインに
並列に設けられたパリティビット信号線と、入出力装置
とバスラインとの間に介挿され、入出力装置からバスラ
インへ入力される入力データのパリティビットを算出し
てパリティビット信号線へ送出するパリティビット発生
回路と、プロセッサ内に設けられ、バスラインから入力
された入力データとパリティビット信号線から入力され
たパリティビットとから入力データに対するパリティチ
ェックを行う入力データパリティチェック手段と、プロ
セッサ内に設けられ、バスラインへのデータ出力に応動
してこの出力データのパリティピットを算出してパリテ
ィビット信号線へ送出するパリティビット送出手段と、
入出力装置とバスラインとの間に介挿され、バスライン
から入出力装置へ出力される出力データとパリティビッ
ト信号線から入力されたパリティビットとから出力デー
タに対するパリティチェックを行うパリティチェック回
路とを備えたものである。

【００１４】

【作用】このように構成された計算機のバスチェック装
置によれば、プロセッサから入出力装置へデータを出力
する場合、プロセッサはこの出力データをバスラインへ
送出すると共にこの出力データのパリティビットをパリ
ティビット信号線へ送出する。入出力装置側に設けられ
たパリティチェック回路はその出力データとパリティビ
ットでもってバスライン上を伝送される出力データのビ
ット誤りを検出できる。

【００１５】一方、入出力装置からプロセッサへデータ
を入力する場合、入出力装置側に設けられたパリティビ
ット発生回路でもって入力データのパリティビットを算
出してパリティビット信号線へ送出する。そして、その
入力データとパリティビットでもってバスライン上を伝
送される入力データのビット誤りを検出できる。このよ
うに、たとえ入出力装置にパリティビットを記憶する機
能を有していなくても、バスライン上を伝送されるデー
タのビット誤りを確実に検出できる。

【００１６】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００１７】図１は実施例のバスチェック装置が組込ま
れた計算機全体構成を示すブロッ図である。例えば８ビ
ット構成のバスライン１１に対して、各種情報処理を実
施するプロセッサとしてのＣＰＵ（中央処理装置）１
２、制御プログラム等の固定データを記憶するＲＯＭ１
３、外部に対して各種データを入出力する複数の入出力
装置１４ａ，１４ｂ，…、各種可変データを記憶するＲ
ＡＭ１５が接続されている。そして、入出力装置１４
ａ，１４ｂとバスライン１１との間にそれぞれパリパリ
ティ回路１６ａ，１６ｂが介挿されている。

【００１８】また、前記８ビット構成のバスライン１１
に並列に１ビット構成のパリティビット信号線１９が配
設されている。このパリティビット信号線１９はＣＰＵ
１２，各パリティ回路１６ａ，１６ｂおよびＲＡＭ１５
へ接続されている。

【００１９】また、ＲＡＭ１５内には、本来の８ビット
構成のデータを記憶するデータメモリ１５ａの他に、各
データに対して１ビットのパリティビット（ＰＲＴＢ）
を記憶するパリティメモリ１５ｂが形成されている。

【００２０】さらに、各パリティ回路１６ａ，１６ｂは
それぞれパリティ発生回路１７ａ，１７ｂと、パリティ
チェック回路１８ａ，１８ｂとで構成されている。そし
て、パリティ発生回路１７ａ，１７ｂとパリティチェッ
ク回路１８ａ，１８ｂは、図２に示すように、１個のハ
イブリッドＩＣ回路で構成されている。

【００２１】パリティ発生回路１７ａ，１７ｂは入出力
装置１４ａ，１４ｂからバスライン１１へ出力される入
力データのパリティビット（ＰＲＴＢ）を算出してパリ
ティビット信号線１９へ送出する。また、パリティチェ
ック回路１８ａ，１８ｂはＣＰＵ１２からバスライン１
１へ出力された８ビットの出力データとＣＰＵ１２から
パリティビット信号線１９へ出力された１ビットのパリ
ティビット（ＰＲＴＢ）とを同時に読取って、出力デー
タに対するパリティチェックを実施する。チェック結果
が正常であればなにもしない。また、ビット誤りが検出
されると、ＣＰＵ１２に対してエラー信号ｆを割込信号
として送出する。

【００２２】また、前記ＣＰＵ１２は図３の流れ図に従
って、ＲＡＭ１５や各入出力装置１４ａ，１４ｂに対す
るデータの入出力処理を実行するようにプログラム構成
されている。

【００２３】流れ図が開始され、Ｐ（プログラムステッ
プ）１にて、ＲＡＭ１５，入出力装置１４ａ，１４ｂの
うちのいずれか一つを送出先と指定したデータ送出要求
が発生すると、その出力データのパリティビット（ＰＲ
ＴＢ）を算出する（Ｐ２）。その後、送信先に指定され
た回路に対してＣＳ信号を送出し、書込信号ＷＲをアク
ティブにする。その状態で、出力データをバスライン１
１へ送出し、かつパリティビット（ＰＲＴＢ）をパリテ
ィビット信号線１９へ送出する（Ｐ３）。

【００２４】送出先がＲＡＭ１５の場合、バスライン１
１およびパリティビット信号線１９へ出力された出力デ
ータおよびパリティビット（ＰＲＴＢ）はＲＡＭ１５の
データメモリ１５ａおよびパリティメモリ１５ｂへその
まま書込まれる。

【００２５】送出先が入出力装置１４ａ，１４ｂの場合
（Ｐ４）、指定されたいずれか一方の入出力装置１４
ａ，１４ｂに接続されたパリティ回路１６ａ，１６ｂの
パリティチェック回路１８ａ，１８ｂが出力データおよ
びパリテビット（ＰＲＴＢ）を用いてパリティチェック
を実行するので、図３の流れ図のＰ５において、指定さ
れた入出力装置のパリティチェック回路１８ａ，１８ｂ
からエラー信号ｆが割込端子に入力されなかった場合、
出力データは正常に指定された入出力装置１４ａ，１４
ｂへ出力されたのでＰ１へ戻る。Ｐ５にてエラー信号ｆ
が割込端子に入力されると、データ再送出等の所定のエ
ラー処理を実施する（Ｐ６）。

【００２６】次に、Ｐ７において、ＣＰＵ１２が、ＲＡ
Ｍ１５，入出力装置１４ａ，１４ｂのうちのいずれか一
つからデータを読取る場合、読取先にＣＳ信号を送出
し、読取信号ＲＤをアクティブにする。すると、指定さ
れたＲＡＭ１５または入出力装置１４ａ，１４ｂからバ
スライン１１およびパリティビット信号線１９を介し
て、８ビットの入力データおよび１ビットのパリティビ
ット（ＰＲＴＢ）を読取る。そして、これらの値から読
取った入力データに対するパリティチェック処理を実施
する（Ｐ８）。

【００２７】そして、ビット誤りが検出されないと、入
力データは正常に読取られたので、該当入力データに対
する通常のデータ処理を実施する（Ｐ１０）。ビット誤
りが検出されると、再度読取り処理を実施する等の所定
のエラー処理を行う（Ｐ６）。

【００２８】このように構成されたバスチェック装置で
あれば、ＣＰＵ１２と各入出力装置１４ａ，１４ｂとを
結ぶバスライン１１上を、ＣＰＵ１２から各入出力装置
１４ａ，１４ｂ方向へ伝送される出力データは各入出力
装置１４ａ，１４ｂ側のパリティチェック回路１８ａ，
１８ｂによって、パリティチェックされる。逆に、各入
出力装置１４ａ，１４ｂからＣＰＵ１２へ伝送される入
力データはＣＰＵ１２側の制御プログラムによってパリ
ティチェックされる。

【００２９】さらに、ＲＡＭ１５に入出力される各デー
タは、ＲＡＭ１５に対するアクセス時に発生するビット
誤りおよびバスライン１１上を伝送される時に発生する
ビット誤りも含めて、まとめてＣＰＵ１２の制御プログ
ラムによってパリティチェックされる。

【００３０】したがって、図４に示す従来計算機におい
ては不可能であったバスライン１１上を伝送されるデー
タに対してもパリティチェックが実施可能となり、計算
機全体の信頼性を大幅に向上できる。

【００３１】さらに、実施例装置においては、図２に示
すように、パリティ発生回路１７ａ，１７ｂとバリティ
チェック回路１８ａ，１８ｂとをそれぞれ１個のハイブ
リッドＩＣ回路に組込んでいるので、この計算機全体を
搭載するＰＣ基板の実装体積を大幅に減少できる。ま
た、このハイブリッドＩＣ回路は各入出力装置１４ａ，
１４ｂに対して共通に使用できる。

【００３２】

【発明の効果】以上説明したように本発明の計算機のバ
スチェック装置によれば、バスラインに並列に設けられ
たパリティビット信号線を用い、入出力装置側からプロ
セッサ側へ伝送される入力データに対してはプロセッサ
のソフト的手法でもって、かつプロセッサ側から入出力
装置側へ伝送される出力データに対してはパリティチェ
ック回路でもってそれぞれパリティチェックを行ってい
る。したがって、プロセッサ側と入出力装置側との双方
でパリティチェックが実施可能ととなり、プロセッサか
ら入出力装置に至るバスライン上で発生するビット誤り
を確実に検出できる。その結果、計算機全体の信頼性を
大幅に向上できる。また、パリティ発生回路とバリティ
チェック回路とを１個のハイブリッドＩＣ回路に組込む
ことによって、装置全体を小形化できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるバスチェック装置
が組込まれた計算機全体の概略構成を示すブロック図、

【図２】 同実施例装置のパリティ発生回路とバリティ
チェック回路とが組込まれたハイブリッドＩＣ回路の外
観図、

【図３】 同実施例装置の動作を示す流れ図、

【図４】 従来のパリティチェク手法が組込まれた計算
機の概略構成図。

【符号の説明】

１１…バスライン、１２…ＣＰＵ、１３…ＲＯＭ、１４
ａ．１４ｂ…入出力装置、１５…ＲＡＭ、１５ａ…デー
タメモリ、１５ｂ…パリティメモリ、１６ａ，１６ｂ…
パリティ回路、１７ａ，１７ｂ…パリティ発生回路、１
８ａ，１８ｂ…パリティチェック回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 バスラインに対して各種情報処理を実行
   するプロセッサと各種データの入出力を行う入出力装置
   とが接続された計算機における前記プロセッサから前記
   入出力装置に至るまでのバスライン上を伝送されるデー
   タのパリティチェックを行う計算機のバスチェック装置
   であって、 前記バスラインに並列に設けられたパリティビット信号
   線と、前記入出力装置と前記バスラインとの間に介挿さ
   れ、前記入出力装置からバスラインへ入力される入力デ
   ータのパリティビットを算出して前記パリティビット信
   号線へ送出するパリティビット発生回路と、前記プロセ
   ッサ内に設けられ、前記バスラインから入力された入力
   データと前記パリティビット信号線から入力されたパリ
   ティビットとから前記入力データに対するパリティチェ
   ックを行う入力データパリティチェック手段と、前記プ
   ロセッサ内に設けられ、前記バスラインへのデータ出力
   に応動してこの出力データのパリティピットを算出して
   前記パリティビット信号線へ送出するパリティビット送
   出手段と、前記入出力装置と前記バスラインとの間に介
   挿され、前記バスラインから前記入出力装置へ出力され
   る出力データと前記パリティビット信号線から入力され
   たパリティビットとから前記出力データに対するパリテ
   ィチェックを行うパリティチェック回路とを備えた計算
   機のバスチェック装置。