JPH0619756B2 - 非同期装置間で通信を行なうための効率的なプロトコル - Google Patents

非同期装置間で通信を行なうための効率的なプロトコル

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JPH0619756B2
JPH0619756B2 JP1187230A JP18723089A JPH0619756B2 JP H0619756 B2 JPH0619756 B2 JP H0619756B2 JP 1187230 A JP1187230 A JP 1187230A JP 18723089 A JP18723089 A JP 18723089A JP H0619756 B2 JPH0619756 B2 JP H0619756B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、本発明の譲受人に譲渡されそして本発明と同
時に出願されたロバート・ディクソン、Ｗ．ハフ・デュ
ーダン及びジョージ・ミッチェル氏の「プロセッサ間命
令転送を最適化する方法及び装置(Method and Apparatu
s For Optimizing Inter-processor Instruction Trans
fers)」に開示された技術に関するものである。
本発明は、一般に、データ処理システムの要素間で行な
われる通信に係る。より詳細には、本発明は、マルチプ
ロセッサコンピュータシステムの非同期要素間で行なわ
れるデータの交換を制御する方法に係る。
従来の技術 プロセッサや、メモリ要素や、Ｉ／Ｏ装置のようなコン
ピュータの種々の部分は、多数の信号ラインより成るバ
スを通して互いに通信する。バスにおける信号ラインの
１つのグループ、ハンドシェイクラインと称する、はコ
ンピュータシステムの種々の非同期部分間のデータ転送
のタイミングを制御する。これらのハンドシェイクライ
ンは、各データ転送が開始したり終了したりするときを
指示する信号を搬送する。ハンドシェイクはトランザク
ションを開始したり停止たりすると共に、形式に拘りな
く全てのトランザクションに対して機能的に同じ制御を
与える。
既知のプロトコルは、一般に、次の３つの広い分類に分
けられる。即ち、同期（転送当たり１つのクロック周期
のクロック式転送）と；非同期（非クロック式）と、半
同期（転送当たり１つ以上のクロック周期のクロック式
転送）とである。
発明が解決しようとする課題 同期システムにおけるデータ通信の主たる効果は、その
簡単さにある。データ転送は、単一の信号によって制御
され、スキュー、セットアップ、ホールド及び伝播遅延
について最小のオーバーヘッドで作用する。然し乍ら、
同期システムのデータ通信は、低速の装置がバスに接続
されることに関して著しい問題がある。完全に同期した
バスは、バスクロック周期中に利用できる時間よりもア
クセス時間が大きい装置は受け入れることができない。
完全同期のプロトコルでは、バスのクロックレートは、
バス上の最も遅い装置を満足させるに足るほど低速にセ
ットしなければならず、この場合、装置の応答時間は、
物理的な分離による伝播遅延の影響も含む。しかし、こ
れにより、全てのトランザクションに対する最大データ
レートが減少され、従って、低速な装置は、たとえそれ
が滅多にアクセスされなくても潜在的なシステム性能を
低減させる。
種々様々なアクセス時間を有する装置を混合したものよ
り成るコンピュータシステムの場合には、同期通信プロ
トコルでは不適当である。というのは、最も低速の装置
の速度でバスが作動するからである。高速の装置につい
ては高速でトランザクションを行なうことができそして
低速又は遠く離れた装置については低速でトランザクシ
ョンを行なうことができ、トランザクション時間がシス
テムクロックによって固定されるのではなくて装置によ
って変化するようなシステムが効果的である。この効果
を得るためには、あるシステムにおいて、非同期の装置
と完全なハンドシェイク式プロトコルとを用いることに
よってデータ転送が実行され、そしてこのプロトコルに
おいては、通信する要素が各トランザクションの各段階
を確実に認識しなければならない。然し乍ら、このプロ
トコルは、データ転送を完了するために多数の１つ１つ
のトランザクションを監視しなければならないことによ
り不充分である。更に、各段階を認識するのを待機する
のに伴う遅延によってプロセスが低速化される。
他の公知システムは、非同期システムの応答側要素によ
って発生された待機信号又はクロックサイクル停止機構
を用いて、その応答側要素がデータを受信する準備がで
きるまで不定数のクロックサイクルの転送を遅延する。
待機信号は一定の時間内にアサートしなければならない
ので、バスの長さが物理的に制限される。又、クロック
停止機構は複雑な回路を含む。
更に別の公知のシステムは、読み取りメモリトランザク
ションの応答側ユニットが必要なデータを得たときに書
き込みトランザクションの送信側ユニットとなるような
分割サイクルプロトコルを使用している。これは、介在
するアイドルサイクル中にバスが他のトランザクション
に使用できるようにする。しかしながら、このシステム
では、両方の通信要素がトランザクションにおいてマス
ター及びスレーブの両方の役割を果たすに必要な論理を
もたねばならない。更に、通信要素は、データ送信を行
なおうとしてバスのアクセスするときに競合を防止する
ためにバスの仲裁に必要な論理を有していなければなら
ない。
非同期のシステム要素間での通信性能を改善してバスイ
ンターフェイス信号の複雑さを低減するデータ転送プロ
トコルを用いることが効果的である。
課題を解決するための手段 本発明の目的は、本発明によれば、通信要素の１つ（第
２要素と称する）をバスと同期して作動する一方、他の
通信要素（第１要素と称する）に対して簡単な非同期イ
ンターフェイスを与えることにより達成される。本発明
は、ドライブクロック及びラッチクロックを使用し、そ
の両方は第２要素によって常時発生される。両方の通信
要素は、たとえそれらが非同期で作動しても２つのクロ
ックに対するタイミングに基づいてバス信号の全てを送
信及び受信する。
クロックをドライブする第２要素は、バスにクロックを
送り込む。第２要素及びバスに対して非同期で作動する
第１要素は、ドライブクロックに対して出ていくデータ
を同期し、そして内部クロックに対して入ってくるデー
タを同期しなければならない。この解決策は、非同期イ
ンターフェイスの複雑さを取り扱うに必要な要素が１つ
だけでよいという効果を有する。又、非同期要素のイン
ターフェイスが簡単化される。本発明の更に別の効果
は、同期を必要とするステップ数を減少することによっ
てデータ転送の速度を高め、これにより、同期のための
遅延の回数及び時間を減少することである。
実施例 以下、添付図面を参照して、本発明の実施例を詳細に説
明する。
第１図は、マルチプロセッサコンピュータシステムの一
般的なブロック図である。このシステムは、主（スカラ
ー）プロセッサ２２と、副プロセッサ（ベクトルプロセ
ッサ）２４と、インターフェイスバス２０とを備えてい
る。両プロセッサは、システムメモリバス２６を経て主
メモリ２８をアクセスすることができる。好ましい実施
例においては、主プロセッサ２２がスカラープロセッサ
でありそして副プロセッサがベクトルプロセッサであ
る。又、好ましい実施例においては、コンピュータシス
テムは、本発明の譲受人によって現在販売されているＶ
ＡＸシステムアーキテクチャを用いている。又、第１図
に示されたコンピュータシステムは、バスアダプタとし
ても知られているＩ／Ｏ制御器３０と、Ｉ／Ｏバス３２
とを経て周辺装置と通信するための手段も備えている。
従って、ビデオコンソール３４や、プリンタ３６や、ハ
ードディスクのような大量記憶装置３８といった装置と
の両方向通信が可能となる。
第２図には、インターフェイスバス２０が詳細に示され
ている。インターフェイスバス２０は、ドライブクロッ
ク、ラッチクロック、確認信号及びストローブ信号のた
めの１ビットラインを備えている。コマンドラインは、
読み取り及び書き込みコマンドを搬送する多ビットライ
ンである。又、バス２０は、プロセッサ間でデータを転
送するのに使用される３２ビットの両方向性データバス
２５を備えている。好ましい実施例では、データバス２
５を経て搬送される情報は命令を含んでもよいが、これ
に限定されるものではない。データバス２５上のデータ
の有効性は、書き込みトランザクションにおけるストロ
ーブ信号と、読み取りトランザクションにおける確認信
号とによって指示される。ここに示す実施例では、ベク
トルプロセッサは、バス上のデータ転送を同期するため
のクロック信号を発生するが、これらのクロック信号は
スカラープロセッサによっても等しく発生することがで
きる。
ベクトルプロセッサ２４は、ドライブクロック信号、ラ
ッチクロック信号及び確認信号を公知のやり方で発生す
るための手段を備えている。バスサイクルはドライブク
ロックパルスの立上り縁で開始及び終了し、そしてバス
クロックは、２つのベクトルプロセッササイクル即ち８
個のベクトルプロセッサ位相に等しい。ドライブクロッ
クパルスは、バスサイクルの１／４即ち２つのベクトル
プロセッサ位相の間続く。ラッチクロックは、バス上の
信号をラッチするのに用いられる。ラッチクロックパル
スは、バスサイクルの第２の半分のスタート時に開始さ
れ、又、バスサイクルの１／４即ち２つのベクトルプロ
セッサ位相の間続く。ここに述べる全てのバス信号は、
ドライブクロックパルスの立上り縁においてスカラープ
ロセッサ２２又はベクトルプロセッサ２４によってアサ
ートされたりデアサートされたりし、そしてラッチクロ
ックパルスの立下がり縁においてスカラープロセッサ２
２又はベクトルプロセッサ２４によって受け取られる。
確認信号は、読み取り又は書き込みトランザクションに
おけるベクトルプロセッサの義務の完了を指示する。全
ての場合に、確認信号は、これがアサートされたバスサ
イクルに続くバスサイクルにおいてデアサートされる。
スカラープロセッサ２２は、ベクトルプロセッサ２４に
よって発生されたクロックに対して非同期であり、良く
知られたやり方でストローブ信号及びコマンド信号を発
生するための手段を備えている。ストローブ信号は、バ
ス上に有効データが存在することを指示する。コマンド
信号は、バス２０において実行されるトランザクション
の形式を指示し、ストローブ信号がアサートされる全て
のサイクルについて有効である。
第３図のタイミング図は、書き込みトランザクション
中、即ちスカラープロセッサ２２がベクトルプロセッサ
２４にデータを送信するときに含まれるシーケンスを表
わしている。各々の書き込みトランザクションは、スカ
ラープロセッサ２２がストローブ信号をアサートすると
同時にコマンド信号をアサートし且つデータバス２５に
データを送る（これらは全てドライブクロックパルスの
立上り縁において行なわれる）ときに開始される。ベク
トルプロセッサ２４は、信号及びデータを受け取ると、
それに応答して、次のバスサイクル中に確認信号をアサ
ートする。ストローブ信号は、確認のアサートを待機す
る間はアサートされたまゝとなる。従って、ストローブ
信号及びコマンド信号は、第２のバスサイクルにおける
ドライブクロックの同じ立上り縁の際にデアサートされ
る。最終的に、ドライブクロックの次の立上り縁におけ
る確認信号のデアサート動作により、ベクトルプロセッ
サ２４がデータを受け取って次のトランザクションの用
意ができたことを指示する。
第４図のタイミング図は、読み取りトランザクション、
即ちスカラープロセッサ２２がベクトルプロセッサ２４
からデータを要求するときのシーケンスを示している。
スカラープロセッサ２２は、ストローブ信号をアサート
すると同時に読み取りコマンド信号をアサートし且つデ
ータライン２５をトリステートすることによってプロセ
スを開始する。これは、全て、ドライブクロックパルス
の立上り縁において行なわれる。
ストローブ信号及びコマンド信号がアサートされる（こ
れはベクトルプロセッサが要求されたデータを完全に処
理することによる）多数のサイクルの後に、ベクトルプ
ロセッサ２４は、データバス２５に要求されたデータを
出し、そしてデータの有効性を指示するための確認信号
をアサートする。データ及び確認信号は、ラッチクロッ
クの立下がり縁においてスカラープロセッサによって受
け取られる。スカラープロセッサ２２は、その要求され
たデータを受け取るように常に準備ができており、従っ
て、応答は必要とされない。ベクトルプロセッサ２４
は、確認信号をデアサートし、そして次のバスサイクル
中にデータを供給するのを停止する。
ベクトルプロセッサ２４は、スカラープロセッサ２２が
少なくとも１つのバスサイクル中ストローブ信号をデア
サートするまで別のバスコマンドに応答しない。次のラ
ッチクロックの立下がり縁において、スカラープロセッ
サは、確認信号のアサート動作を確認し、次のドライブ
クロック中にストローブ信号をデアサートして、読み取
りトランザクションを終了させる。
第５Ｂ図及び第６Ｂ図には、ドライブ同期論理回路のブ
ロック図が示されている。この回路は、出て行く信号を
バスに対して同期させるためにスカラープロセッサ２２
によって使用される。この回路は、同期位相クロックで
タイミングとりされる出力ラッチ４０を備えており、こ
のクロックは、ドライブクロックパルスの立上り縁でタ
イミングどりされてＤ型フリップ−フロップ４２へ送ら
れる。Ｄ型フリップ−フロップ４２の出力は出力バッフ
ァ４４へ送られ、これはデータバス２５へデータを駆動
する。ここに使用される「位相クロック」という用語
は、プロセッサの４つの内部位相で発生するクロック位
相を指す。
第６Ａ図及び第６Ｂ図には、同期位相クロックを発生す
るのに用いる回路のブロック図が示されている。この回
路は、次のように作動する。ドライブクロックパルスの
立上り縁は、正の縁でトリガされるＤ型フリップ−フロ
ップ５０をセットする。フリップ−フロップ５０の出力
は、次のスカラーの第２位相クロックパルスにおいてラ
ッチ５２によってサンプリングされる。同期回路として
用いられるこのラッチは、安定化されるべき３つのスカ
ラープロセッサ位相が与えられる。次いで、その出力
は、スカラーの第１位相クロックパルスの下降縁におい
て第２ラッチ５４によってラッチされる。同期回路が必
要とされる理由は、ドライブクロックがスカラープロセ
ッサの位相に対して非同期だからである。
第２ラッチ５４の出力は、スカラーの第２位相クロック
に関連してアンドゲート５６に送られ、同期位相クロッ
クを発生する。これは出力ラッチ４０をロードし、フリ
ップ−フロップ５０の非同期クリア入力を駆動する。
この機構のもとで出力ラッチをクロックするには３つの
制約がある。即ち、 １）出力ラッチ４０は、ドライブクロックの各ロードご
とに一度そして一度だけロードされねばならず、即ちド
ライブクロックの各立上り縁ごとに同期位相クロックパ
ルスを一度だけアサートしなければならない。
２）出力ラッチ４０は、フリップ−フロップ４２の設定
時間を与えるためにドライブクロックの立上り縁の充分
前にロードされねばならない。
３）出力ラッチ４０に供給するスカラープロセッサ２２
のバッファは、同期位相クロックパルスを確認して出力
ラッチ４０の入力に新たなデータを与えるために２つの
スカラープロセッササイクルを必要とする。出力ラッチ
４０は同期位相クロックパルスによってクロックされる
ので、２つの連続するスカラープロセッササイクルに同
期位相クロックパルスがあってはならない。
スカラープロセッサとベクトルプロセッサの相対的な許
容内部クロック周波数を決定するためには、２つの最悪
の事態、即ちベクトルプロセッサ２４がスカラープロセ
ッサ２２より著しく低速であるとき及び２つのプロセッ
サがほゞ同じ速度で作動しているときにもこれらの制約
を適用しなければならない。
ベクトルプロセッサ２４がスカラープロセッサ２２より
も非常に低速である場合には、ドライブクロックパルス
の立上り縁が第１スカラーの第２位相クロックパルスに
おいて同期ラッチ５２によって捕獲され、同期位相クロ
ックパルスは、次の第２位相クロックパルスにおいて発
生される。同期位相クロックパルスはフリップ−フロッ
プ５０をクリアする。フリップ−フロップ５０は正の縁
でトリガされるので、次のドライブクロックパルスの立
上り縁までクリアされたまゝとなる。クリア動作が生じ
たときにこの場合のドライブクロックがまだ高レベルで
あるということは何の影響も及ぼさない。従って、ドラ
イブクロックパルスの各立上り縁ごとに２つ以上の同期
位相クロックパルスが生じることはない。
この同じ同期位相クロックパルスは、出力ラッチ４０を
ロードして、フリップ−フロップ４２の入力に新たなデ
ータを生じる。このフリップ−フロップは正の縁でトリ
ガされるので、ドライブクロックが立下がって再び立ち
上がるまでデータバス２５に新たなデータが与えられな
い。
ベクトルプロセッサ２４はスカラープロセッサ２２に比
してゆっくりと作動するので、ドライブクロックパルス
の次の立上り縁の充分前に同期位相クロックパルスが発
生し、フリップ−フロップ４２に対する充分な設定時間
が得られる。
従って、第５Ａ図及び第５Ｂ図のドライブ同期論理回路
は、ベクトルプロセッサ２４がスカラープロセッサ２２
に対していかにゆっくりと動作するかについて何ら制約
を課さない。
２つのプロセッサがほゞ同じ速度で作動するときに他方
の最悪の関係が生じる。この場合に、ドライブクロック
パルスの立上り縁がフリップ−フロップ５０をセットす
る直前にスカラーの第２位相クロックパルスが立下が
る。立上り縁は、次のスカラーサイクルにおけるスカラ
ーの第２クロック位相パルスまで同期ラッチ５２によっ
て検出されず、同期位相クロックパルスは、その後のス
カラーサイクルまで生じない。スカラープロセッササイ
クル及びベクトルプロセッササイクルは時間巾がほゞ等
しくそしてドライブクロックパルスは１つおきのベクト
ルプロセッササイクルに生じるので、２つのスカラーサ
イクルが発生することは、次のドライブクロックパルス
が生じようとしていることを意味する。
同期位相クロックパルスは、フリップ−フロップ５０を
同時にセット及びクリアしようとする競合を回避するた
めに、次のドライブクロックパルスの立上り縁の前にデ
アサートしなければならない。又、出力ラッチ４０は、
フリップ−フロップ４２に対する設定時間を許容するに
足るに充分なほど早期にロードされねばならない。同期
位相クロックパルスは出力ラッチ４０にロードするの
で、同期位相クロックパルスの立上り縁は、フリップ−
フロップ５０の設定時間を許容するためにドライブクロ
ックパルスに対して充分早期に生じなければならない。
この関係は、データを出力ラッチ４０に通してフリップ
−フロップ４２の入力に設定するための１つのスカラー
プロセッサ位相を与える。システムは、スカラープロセ
ッサ２２が、１つのスカラープロセッサ位相である１つ
の同期位相クロックパルスの巾においてラッチ４０にデ
ータを通せる場合に適切に作動する。従って、理想的な
クロックが与えられると、ベクトルプロセッサ２４及び
スカラープロセッサ２２の相対的なクロックは１：１以
下となり、即ちベクトルプロセッサ２４はスカラープロ
セッサ２２より高速度で作動できなくなる。
実際に、クロックは理想的なものではない。ジッタや発
振周波数の変化によってドライブクロックがスカラープ
ロセッサ２２に対してスカラープロセッサのクロックよ
り見掛け上速く作動することになる。最後のパルスの後
に２つのスカラープロセッササイクルより短い非理想ク
ロックによりドライブクロックパルスの立上り縁が見掛
け上生じた場合には、同期ラッチ５２がその縁を直ちに
識別して、連続するスカラープロセッササイクルにおい
て同期位相クロックパルスを発生するが、これは第３の
制約に違反する。
このため、好ましい実施例では、ベクトルプロセッサの
内部クロックは、クロックジッタや認知される変動に対
するエラーの余裕をみるために、スカラープロセッサの
内部クロックよりも少なくとも５ｎＳは低速であるよう
に選択される。
第７Ａ図及び第７Ｂ図には、受信同期論理回路のブロッ
ク図が示されている。この回路は、入ってくるデータ又
は確認信号を受け取る入力バッファ６０と、同期受信ク
ロックによってロードされる入力ラッチ６４に供給する
負の縁でトリガされるＤ型フリップ−フロップ６２とを
備えている。
第８Ａ図及び第８Ｂ図を参照すれば、同期受信クロック
を発生するのに用いられる回路のブロック図が示されて
いる。この回路において、ラッチクロックパルスの立下
がり縁は負の縁でトリガされるＤ型フリップ−フロップ
７０をセットし、その出力はラッチ７２及び７４によっ
て同期される。同期された出力は、スカラーの第３位相
クロックに関連してアンドゲート７６に送られ、同期受
信クロックを発生する。
回路が適切に作動するためには、次の２つの制約を満た
さねばならない。
１）入力ラッチ６４は、フリップ−フロップ６２の各ロ
ードごとに一度そして一度だけロードされねばならず、
即ち、ラッチクロックパルスの各立下がり縁に対して１
つの同期受信パルスしか存在してはならない。
２）入力ラッチ６４は、入力データを破壊しない適当な
保持時間を与えるために、次のラッチクロックパルスの
立下がり縁の前に閉じなければならない。
これらの制約が適用される最悪の状態は２つある。それ
らは、ベクトルプロセッサ２４がスカラープロセッサ２
２よりも非常に低速であるときと、ベクトルプロセッサ
２４及びスカラープロセッサ２２がほゞ同じ速度で作動
するときである。
ベクトルプロセッサ２４がスカラープロセッサ２２より
非常に低速で作動する場合には、ラッチクロックパルス
の立下がり縁がスカラーの第３位相クロックパルスにお
いて同期ラッチ７２及び７４によって受け取られ、次の
スカラーの第３位相クロックパルスにおいて同期受信ク
ロックパルスが発生される。同期受信クロックパルスは
フリップ−フロップ７０をクリアする。
フリップ−フロップ７０は負の縁でトリガされるので、
ラッチクロックが立上りそして再び立下がるまでクリア
されたまゝとなる。クリア動作が行なわれるときにこの
場合のラッチクロックがまだ低レベルであることは、何
ら問題ない。従って、ラッチクロックパルスの各立下が
り縁ごとに２つ以上の同期受信クロックパルスが生じる
ことはない。
又、同期受信クロックパルスは、入力ラッチ６４にロー
ドし、新たなデータをスカラープロセッサ２２へ転送さ
せる。ベクトルプロセッサ２４はスカラープロセッサ２
２に比してゆっくりと作動するので、同期受信クロック
パルスは、次のラッチクロックパルスの立下がり縁より
も充分前に立下がり、これにより、入力ラッチ６４の保
持時間制約が満たされる。従って、第７Ａ図及び第７Ｂ
図の受信回路は、ベクトルプロセッサ２４がスカラープ
ロセッサ２２に対していかにゆっくりと作動するかにつ
いて何ら制約を課さない。
ベクトルプロセッサ２４及びスカラープロセッサ２２が
ほゞ同じ速度で作動するときに他の最悪の関係が生じ
る。この場合、スカラーの第３位相クロックパルスは、
ラッチクロックパルスの立下がり縁がフリップ−フロッ
プ７０をセットする直前に立下がる。この立下がり縁
は、次のスカラーサイクルのスカラーの第３位相クロッ
クパルスまで同期ラッチ７２及び７４によって検出され
ず、同期受信クロックパルスは、その後のスカラーサイ
クルまで生じない。プロセッササイクルは巾がほゞ等し
いので、２つのスカラーサイクルが生じることは、次の
ラッチクロックパルスが終了しようとしていることを意
味する。
同期受信クロックパルスは、フリップ−フロップ７０を
同時にセット及びクリアしようとする競合を回避するた
めに、次のラッチクロックパルスの立下がり縁までデア
サートされねばならない。又、入力ラッチ６４は、新た
なデータがフリップ−フロップ６２に流れてその前のデ
ータを破壊するのを防止するために、次のラッチクロッ
クパルスの立下がり縁まで閉じてはならない。従って、
同期受信クロックパルスは、次のラッチクロックパルス
の立下がり縁までにデアサートされねばならない。
前記したように、この関係は、クロックが理想的なもの
である場合及びベクトルプロセッサ２４及びスカラープ
ロセッサの相対的な作動速度が１：１以下である場合
に、システムを適切に作動できるようにする。クロック
は理想的ではないので、好ましい実施例においては、ベ
クトルプロセッサ２４がスカラープロセッサ２２よりも
少なくとも５ｎＳ低速で作動するように選択される。
以上、本発明を詳細に説明したが、これは本発明の一例
を示すに過ぎないことを理解されたい。本発明の範囲及
び精神から逸脱せずに、多数の変更がなされ得る。
【図面の簡単な説明】
第１図は、マルチプロセッサコンピュータシステム及び
インターフェイスバスを示す一般的なブロック図、 第２図は、第１図のインターフェイスバスを示す図、 第３図は、書き込みトランザクションのタイミングを示
すタイミング図、 第４図は、読み取りトランザクションのタイミングを示
すタイミング図、 第５Ａ図及び第５Ｂ図は、ドライブ同期論理回路のブロ
ック図、 第６Ａ図及び第６Ｂ図は、第５Ａ図及び第５Ｂ図の同期
位相クロックを発生するのに用いる回路のブロック図、 第７Ａ図及び第７Ｂ図は、受信同期論理回路のブロック
図、そして 第８Ａ図及び第８Ｂ図は、第７Ａ図及び第７Ｂ図の同期
受信クロックを発生するのに用いる回路のブロック図で
ある。 ２０……バス ２２……主（スカラー）プロセッサ ２４……副（ベクトル）プロセッサ ２５……データバス ２６……システムメモリバス ２８……主メモリ ３０……Ｉ／Ｏ制御器、３２……Ｉ／Ｏバス ３４……ビデオコンソール ３６……プリンタ ３８……大量記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダブリュー ヒュー ダーダン アメリカ合衆国 マサチューセッツ州 01752 アーリントン フェアリー ロー ド 51

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１プロセッサからインターフェイスバス
    を経て第２プロセッサへデータを転送する方法におい
    て、 ａ）第２プロセッサによって第１のドライブクロックパ
    ルスをアサートし、それと同時に、第１プロセッサによ
    って書き込みコマンド信号及びデータ信号をアサート
    し、 ｂ）その後、第２プロセッサによって第１ラッチクロッ
    クパルスをアサートし、この第１ラッチクロックパルス
    の後縁において、第２プロセッサにより書き込みコマン
    ド及びデータ信号をラッチし、 ｃ）その後、第２のドライブクロックパルスをアサート
    し、その間に、第２プロセッサによって確認信号をアサ
    ートし、 ｄ）その後、第２プロセッサによって第２ラッチクロッ
    クパルスをアサートし、この第２ラッチクロックパルス
    の後縁において、第１プロセッサにより確認信号をラッ
    チし、 ｅ）その後、第３のドライブクロックパルスをアサート
    し、その間に、確認信号をデアサートするという段階を
    具備することを特徴とする方法。
  2. 【請求項２】第１のドライブクロックパルスの間に書き
    込みコマンド信号及びデータ信号と同時にストローブ信
    号をアサートして、有効データ及び書き込みコマンド信
    号がインターフェイスバス上に存在することを指示する
    請求項１に記載の方法。
  3. 【請求項３】第１プロセッサは主プロセッサでありそし
    て第２プロセッサは副プロセッサである請求項１に記載
    の方法。
  4. 【請求項４】主プロセッサはスカラープロセッサであり
    そして副プロセッサはベクトルプロセッサである請求項
    ３に記載の方法。
  5. 【請求項５】第２プロセッサからインターフェイスバス
    を経て第１プロセッサへデータを転送する方法におい
    て、 ａ）第２プロセッサにより第１のドライブクロックパル
    スをアサートし、その間に、第１プロセッサにより読み
    取りコマンド信号をアサートし、 ｂ）その後、第２プロセッサによって第１ラッチクロッ
    クパルスをアサートし、この第１ラッチクロックパルス
    の後縁において、第２プロセッサにより読み取りコマン
    ド信号をラッチし、 ｃ）その後、第２プロセッサによって第２のドライブク
    ロックパルスをアサートし、その間に、第２プロセッサ
    によってデータ信号及び確認信号をアサートし、 ｄ）その後、第２プロセッサによって第２ラッチクロッ
    クパルスをアサートし、この第２ラッチクロックパルス
    の後縁において、第１プロセッサによりデータ信号及び
    確認信号をラッチし、 ｅ）その後、第２プロセッサによって第３のドライブク
    ロックパルスをアサートし、その間に、第２プロセッサ
    によって確認信号をデアサートするという段階を具備す
    ることを特徴とする方法。
  6. 【請求項６】第１のドライブクロックパルスの間に読み
    取りコマンド信号と同時にストローブ信号をアサートし
    て、有効なコマンド信号がインターフェイスバス上に存
    在することを指示する請求項５に記載の方法。
  7. 【請求項７】上記ストローブ信号は第３のドライブクロ
    ックパルスの間にデアサートされる請求項６に記載の方
    法。
  8. 【請求項８】データラインは、第１のドライブクロック
    パルスの間には第１プロセッサによりトリステートさ
    れ、そして第３のドライブクロックパルスの間には第２
    プロセッサによりトリステートされる請求項５に記載の
    方法。
  9. 【請求項９】第１プロセッサは主プロセッサでありそし
    て第２プロセッサは副プロセッサである請求項５に記載
    の方法。
  10. 【請求項１０】主プロセッサはスカラープロセッサであ
    りそして副プロセッサはベクトルプロセッサである請求
    項６に記載の方法。
  11. 【請求項１１】ａ）データを転送するための第１プロセ
    ッサと、 ｂ）上記データを受け取って処理するための第２プロセ
    ッサと、 ｃ）上記第１プロセッサと第２プロセッサとを相互接続
    するデータバスとを具備し、 ｄ）上記第１プロセッサはデータ出力手段を備えてお
    り、このデータ出力手段は、 ｉ）上記データバスとは非同期で上記データ出力手段に
    データを入力するためのデータ入力手段と、 ii）上記データ入力手段によってデータ入力を一時的に
    記憶するための出力バッファと、 iii）上記データバスとは非同期で上記出力バッファか
    らデータを出力するための手段とを備えていることを特
    徴とするコンピュータシステム。
  12. 【請求項１２】第１プロセッサが第２プロセッサへデー
    タを転送する準備ができたときに第１プロセッサから第
    ２プロセッサへ信号を送信するための手段を更に備えた
    請求項１１に記載のコンピュータシステム。
JP1187230A 1988-07-20 1989-07-19 非同期装置間で通信を行なうための効率的なプロトコル Expired - Lifetime JPH0619756B2 (ja)

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