JPH0619776A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ制御方式に関し，クロック周波数を低
速に切り換えたとき，装置の処理能力の低下を防止する
メモリ制御方式を提供することを目的とする。 【構成】 指定手段はクロックの速度を高速又は低速に
指定し，計数手段は記憶手段が起動されてから後に発生
するクロック数を計数し，第１の決定手段は装置が高速
クロックで動作時には記憶手段が起動されてから有効な
データが読み出される迄の期間において計数手段が計数
する計数値に基づいて，読出しデータが有効となるタイ
ミングを決定し，第２の決定手段は装置が低速クロック
で動作時には，高速クロックで動作時における計数値よ
り小さい計数値に基づいて，読出しデータが有効となる
タイミングを決定し，選択手段は指定手段の指定に基づ
いて，第１の決定手段または第２の決定手段によって決
定されるタイミングを選択し，情報処理装置は記憶手段
から読み出されたデータを，選択手段によって選択され
たタイミングに基づいて，読み取って処理を行うように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，メモリ制御方式に関す
る。特に，動作周波数を高速から低速に切り換えたと
き，情報処理装置の処理能力の低下を防止することがで
きるメモリ制御方式に関する。

【０００２】近年，ワークステーション，ハンディター
ミナル等を構成する回路素子として，消費電力が小さい
相補形金属酸化膜半導体（ＣＭＯＳ）が広く使用されて
いる。ＣＭＯＳは，定常状態では消費電力が低く，導通
／遮断のスイッチング時に消費電力が高い性質を有す
る。また，持ち運び，移動が可能なように，電源として
バッテリを使用した，又は商用交流（ＡＣ）電源とバッ
テリを併用した装置が広く使用されている。ＡＣ電源と
バッテリを併用した装置においては，バッテリ運用時間
を長く保つため，各種の低消費電力化手法が用いられて
いるが，その一手法として，情報処理装置の動作周波数
の切り換えを行う方法がある。即ち，ＡＣ電源による動
作時（以下，ＡＣモードという）には，消費電力を抑え
る必要がないため，装置が許す限り高速の周波数（例え
ば，２０メガＨｚ）で動作させ，バッテリによる動作時
（以下，バッテリモードという）には，ＣＭＯＳの導通
／遮断のスイッチング頻度を少なくして消費電力を抑え
るため，低速の周波数（例えば，１６メガＨｚ）で動作
させる方法が一般に使用されている。しかし，情報処理
装置は一般に，低速周波数で動作させることにより，そ
の処理能力が低下するため，処理能力の低下を防止する
ことができるメモリ制御方式が望まれている。

【０００３】

【従来の技術】図６はメモリインタフェースの一例を示
す図，図７はＡＣモードにおけるメモリ制御の一例のタ
イミング図，図８はバッテリモードにおける従来例のメ
モリ制御のタイミング図である。

【０００４】全図を通して，同一符号は同一又は同様な
構成要素を示す。ＡＣモードにおけるメモリ制御は，図
６に示すメモリインタフェースを使用して，図７のよう
に行われる。装置（例えば，マイクロプロセッサ：ＭＰ
Ｕ）はメモリに対して，アクセスするデータの行アドレ
スを，クロックS0の前縁から，アドレスバス（ＭＡＤＲ
ＥＳ）上に与え，ＭＡＤＲＥＳ上の行アドレスが有効で
あることを示す＊ＲＡＳ（Row Address Strobe）信号を
クロックS0の後縁でＬＯＷにする（ここで，＊は否定論
理を表す）。次に，列アドレスを，クロックS1の後縁か
ら，ＭＡＤＲＥＳ上に与え，ＭＡＤＲＥＳ上の列アドレ
スが有効であることを示す＊ＣＡＳ（Column Address S
trobe ）信号をクロックS2の後縁でＬＯＷにする。ま
た，メモリの読出し動作を行うときは，＊ＯＥ信号をＬ
ＯＷとする。（メモリの書込み動作を行うときは，＊Ｗ
Ｅ信号をＬＯＷとする。）＊ＣＡＳ信号がＬＯＷとなっ
てから所定時間後に，この場合はクロックS4とS5の間
で，データはメモリからデータバス（ＤＡＴＡ）上に読
み出される。装置はクロックS6の後縁で，このデータを
読み取る（または，取り込む）と共に，＊ＲＡＳ及び＊
ＣＡＳ信号をＨＩＧＨにしてメモリアクセスを完了す
る。

【０００５】図８は，バッテリモードにおける従来例の
メモリ制御のタイミング図であって，消費電力を低減さ
せるため，クロックを低周波数で動作させた場合を示
す。図７の場合と同様に，＊ＣＡＳ信号がＬＯＷとなっ
てから所定時間後に，この場合はクロックS3とS4の間
で，データはメモリからＤＡＴＡ上に読み出される。装
置はこのデータを，図７のＡＣモードの場合と同様に，
クロックS6の後縁で読み取ると共に，＊ＲＡＳ及び＊Ｃ
ＡＳ信号をＨＩＧＨにしてメモリアクセスを完了する。

【０００６】

【発明が解決しようとする課題】メモリのアクセス制御
はクロックに同期して行われるが，上記のように従来方
法によると，バッテリモード時のメモリ制御はＡＣモー
ド時の制御と同様に行われたので，バッテリモード時に
単純に動作周波数，またはクロック周波数を低下させる
と，メモリのアクセス時間が事実上，長くなり，システ
ム性能を大幅に低下させるという問題点があった。

【０００７】本発明は，動作周波数を高速から低速に切
り換えたとき，情報処理装置の処理能力の低下を防止す
ることができるメモリ制御方式を提供することを目的と
する。

【０００８】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。50は，起動されてから所定時間後に有効
なデータを読み出す記憶手段，60は，情報処理装置が動
作するクロックの速度を第１の速度，またはそれより低
速な第２の速度に指定する指定手段，10は，記憶手段50
が起動されてから後に発生するクロック数を計数する計
数手段，41は，情報処理装置が第１のクロック速度で動
作時には，記憶手段50が起動されてから有効なデータが
読み出される迄の期間において計数手段10が計数する計
数値に基づいて，記憶手段50から読み出されたデータが
有効となるタイミングを決定する第１の決定手段，42
は，情報処理装置が第２のクロック速度で動作時には，
第１の速度で動作時において計数手段10が計数する値よ
り小さい計数値に基づいて，記憶手段50から読み出され
たデータが有効となるタイミングを判定する第２の決定
手段40は，指定手段10の指定に基づいて，第１の決定手
段41または第２の決定手段42によって決定されるタイミ
ングを選択する選択手段である。

【０００９】

【作用】本発明によれば，起動されてから所定時間後に
有効なデータを読み出す記憶手段50を有する情報処理装
置において，指定手段60は情報処理装置が動作するクロ
ックの速度を第１の速度，またはそれより低速な第２の
速度に指定し，計数手段10は記憶手段50が起動されてか
ら後に発生するクロック数を計数する。第１の決定手段
41は情報処理装置が第１のクロック速度で動作時には記
憶手段50が起動されてから有効なデータが読み出される
迄の期間において計数手段10が計数する計数値に基づい
て，記憶手段50から読み出されたデータが有効となるタ
イミングを決定し，第２の決定手段42は情報処理装置が
第２のクロック速度で動作時には第１の速度で動作時に
おいて計数手段10が計数する値より小さい計数値に基づ
いて，記憶手段50から読み出されたデータが有効となる
タイミングを決定する。選択手段40は指定手段10の指定
に基づいて，第１の決定手段41または第２の決定手段42
によって決定されるタイミングを選択し，情報処理装置
は記憶手段50から読み出されたデータを，選択手段40に
よって選択されたタイミングに基づいて，読み取って処
理を行う。従って，情報処理装置は，第２のクロック速
度で動作時には記憶手段50から読み出されたデータを，
第１のクロック速度で動作時より，クロックとの相対関
係において，早期に読み取って処理を行う。

【００１０】

【実施例】図２は本発明の実施例のメモリ制御のブロッ
ク図，図３はバッテリモードにおける本発明の実施例の
メモリ制御のタイミング図である。全図を通して，同一
符号は同一又は同様な構成要素を示す。

【００１１】本発明は従来例の問題点に鑑み，次の２つ
の方法に基づいてメモリ制御を行うことによって，動作
周波数を高速から低速に切り換えることによる情報処理
装置の処理能力の低下を防止する。

【００１２】方法１：メモリ（ダイナミックＲＡＭ：Ｄ
ＲＡＭを例にとる）は＊ＣＡＳ信号が有効になってから
データが読み出されるまでの時間は一定であるため，ク
ロックの低速動作時にはデータが読み出されるまでの待
ちクロック数を少なくすればよい。例えば，図７に示す
ように，クロックの高速動作時にはデータはクロックS5
で確定するが，図８に示す低速動作時にはS4で確定す
る。従って，図３に示すように，クロックの低速動作時
にはデータを取り込むタイミング（アクセス時間）を１
クロック速くしてS4で取り込むことによって，メモリの
アクセス時間，従って，サイクル時間を事実上，短縮す
ることができる。

【００１３】従って，ＡＣモード（クロックの高速動作
時）かバッテリモード（クロックの低速動作時）かに従
って，メモリからの読出しデータを取り込むクロック
を，それぞれ，S5かS4かに切り換えることによってメモ
リアクセスの高速化を実現できる。

【００１４】方法２：さらに，情報処理装置を運用しな
がら随意に，電源をＡＣ電源からバッテリに，またはそ
の逆に切り換え可能にするためには，取込みクロックを
動的に変化させ（S5とS4とを切り換え）なければならな
い。このとき，メモリアクセスの動作中に取込みクロッ
クを変化させると，例えば，読出しアクセス時に，アド
レスバス（ＭＡＤＲＥＳ）上で未だ確定していないデー
タを取り込むなどの誤動作を起こす恐れがある。

【００１５】本発明は，図２に示すような方法でこの不
都合を防止しながら，取込みクロックを切り換えてメモ
リの高速アクセスを実現する。図２は，本発明の実施例
を示すブロック図である。

【００１６】マイクロプロッサ（ＭＰＵ）1aは，共通バ
スインタフェース9aを経由して，ダイナミックＲＡＭ
（以下，ＤＲＡＭという）5aに格納されたプログラムを
読み出してプログラムを実行する。

【００１７】ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）2aは，共通バスインタフェース9aを経由し
てＤＭＡシーケンサ4aに接続され，ＤＲＡＭ5aと各種の
入出力装置20との間のデータ転送を，ＭＰＵ1aを介する
ことなく，直接，行わせるように制御する。

【００１８】ＤＲＡＭシーケンサ4aは，共通バスインタ
フェース9aとメモリインタフェース45との間のインタフ
ェース上の整合を行う。即ち，ＭＰＵ1a又はＤＭＡＣ2a
から，共通バスインタフェース9aを介してＤＲＡＭ5aへ
アクセス要求があったとき，メモリインタフェース45上
の信号を制御（例えば，図６参照）してＤＲＡＭ5aから
／へのデータ読出し／書込みを行う。例えば，読出しア
クセス時には，ＤＲＡＭ5aからの読出しデータは，直
接，共通バスインタフェース9aへ供給されるが，ＤＲＡ
Ｍシーケンサ4aはＤＡＣＫ信号を共通バスインタフェー
ス9aへ出力することによって，読出しデータが有効であ
ることを保証する。

【００１９】バスマスタ調停部3aは，ＭＰＵ1aとＤＭＡ
Ｃ2a等から，ＤＲＡＭ5aへの複数のアクセスが同時に発
生して競合したとき，予め定められた優先順位に従っ
て，優先するアクセス（例えば，ＤＭＡＣ2aからのアク
セス）を許可する。即ち，ＤＲＡＭ5aをアクセスすると
き，許可されたＭＰＵ1a又はＤＭＡＣ2aがバスマスタと
なって，共通バスインタフェース9a上にアドレス信号
（ＡＤＤＲＥＳＳ），アドレスストローブ信号（ＡＳ）
などを出力してＤＲＡＭ5aへのアクセスを実行する。バ
スマスタとなってＤＲＡＭ5aへのアクセスを行うことが
できる装置は，常に１台のみであって，バスマスタの動
作を行うことができる権利をバスマスタ権と言う。ＭＰ
Ｕ1aとＤＭＡＣ2aは，それぞれ，バスマスタ調停部3aに
対してバスマスタ権要求信号（ＢＲ）を出力してバスマ
スタ調停部3aから許可信号（ＢＧ）を獲得し，バスマス
タ権を獲得した装置はＢＧＡＣＫ信号を応答する。

【００２０】アクセス切換部4sは，ＤＲＡＭシーケンサ
4aに設けられ，前記の方法１の機能を遂行する。即ち，
後述するモード検出部6aからのＨ／ＬＳＰＤ信号に基づ
いて，ＤＲＡＭ5aからの読出しデータが，共通バスイン
タフェース9a上で有効であることを示すＤＡＣＫ信号を
出力するタイミングを切り換える。例えば，ＤＡＣＫ信
号を，前記の方法１における取込みクロックS5またはS4
でアクティブになるようにタイミング制御する。このよ
うにして，ＡＣモードかバッテリモードかに応じて，Ｄ
ＲＡＭ5aの高速アクセス（図７参照）と低速アクセス
（図３参照）との切り換えが可能となる。また，クロッ
ク発生部1cを制御してクロック周波数を，例えば，２０
メガＨｚと１６メガＨｚとの間で切り換える。図４はア
クセス切換部4sを例示する回路図である。Ｈ／ＬＳＰＤ
信号がオン（高速アクセス）のとき，クロックS4は論理
積回路A1及び論理和回路ORを経て遅延回路DLに入力され
て遅延され，ラッチ回路L にラッチされてクロックS5の
前縁でオンとなるＤＡＣＫを出力する。同様に，Ｈ／Ｌ
ＳＰＤ信号がオフ（低速アクセス）のとき，クロックS4
の前縁でアクティブになるＤＡＣＫを出力する。

【００２１】モード検出部6aは，ＭＰＵ1aとＤＭＡＣ2a
等からＤＲＡＭ5aへのアクセスが発生しない時間を確保
し，その期間においてアクセス時間を切り換える，前記
方法２の機能を遂行する。即ち，電源部7aから，本装置
の電源がＡＣか又はバッテリのいずれから供給されてい
るかを示す信号ＡＣ／ＢＡＴを入力して，電源モードが
ＡＣモードかバッテリモードかを常時，モニタする。Ａ
Ｃモードからバッテリモードへ，又は逆のモード変化が
あったときは，バスマスタ調停部3aに対してＢＲ信号を
出力してバスマスタ権を要求する。ＢＧ信号を受信して
バスマスタ権を獲得すると，ＤＲＡＭ5aに対して現在，
アクセスが行われていないことが保証されるため，ＤＲ
ＡＭシーケンサ4aに対してＨ／ＬＳＰＤ信号を変化させ
て，高速又は低速アクセスに切り換えるように指示す
る。その後，ＢＧＡＣＫ信号をネゲートしてバスマスタ
権を放棄する。

【００２２】本発明の実施例の作用を図５のフローチャ
ートに基づいて説明する。 (1) モード検出部6aは，電源部7aを常時，監視して，電
源モードがＡＣモードからバッテリモードへ，又は逆の
モード変化の有無を検査する。 (2) モード検出部6aは，電源モードの変化が検出された
ときは，バスマスタ調停部3aに対してＢＲ信号を出力し
てバスマスタ権を要求する。 (3) モード検出部6aは，ＢＧ信号を受信してバスマスタ
権を獲得すると，ＤＲＡＭシーケンサ4aに対して，電源
モードの変化に応じてＨ／ＬＳＰＤ信号をオン／オフ変
化させて出力することにより，高速又は低速アクセスに
切り換えるように指示する。その後ＢＧＡＣＫ信号をネ
ゲートしてバスマスタ権を放棄する。 (4) Ｈ／ＬＳＰＤ信号がオンのとき，ＤＲＡＭシーケン
サ4aのアクセス切換部4sは，ＤＲＡＭ5aのアクセスを高
速アクセスに切り換える。即ち，読出しアクセス時に
は，例えば，図７に示すように，読出しデータがクロッ
クS5で有効となるタイミングでＤＡＣＫ信号を出力する
ように制御する。また，クロック発生部1cを制御してク
ロック周波数を，例えば，２０メガＨｚに切り換える。 (5) Ｈ／ＬＳＰＤ信号がオフのとき，アクセス切換部4s
は，ＤＲＡＭ5aのアクセスを低速アクセスに切り換え
る。即ち，読出しアクセス時には，例えば，図３に示す
ように，読出しデータがクロックS4で有効となるタイミ
ングでＤＡＣＫ信号を出力するように制御する。また，
クロック発生部1cを制御してクロック周波数を，例え
ば，１６メガＨｚに切り換える。

【００２３】このようにして，本発明は，ＡＣモードか
バッテリモードかに応じて，クロック周波数及びＤＲＡ
Ｍ5aのメモリアクセス時間の切り換えを，ＤＲＡＭ5aへ
のアクセスが発生していない期間を利用して動的に行
う。従って，バッテリモード時には，装置を低周波数ク
ロックで動作させ，ＣＭＯＳ回路の導通／遮断の頻度を
低下させることにより，装置の消費電力を低下させる。
また，低速に切り換えたクロック速度に対して，メモリ
のアクセス時間を相対的に速め，サイクル時間を短縮す
ることによって装置の性能低下を防止することができ
る。情報処理装置の処理能力は，メモリのアクセス時間
及びサイクル時間によって，その大部分が決定されるの
で，クロック速度を低下しても，このようにメモリ制御
することにより，装置の処理能力の低下は極めて少な
い。

【００２４】上記の実施例では，＊ＣＡＳ信号からのデ
ータ待ちクロック数を変化させることを例に説明した
が，＊ＲＡＳ信号や＊ＣＡＳ信号を出力するタイミング
を変えてもよいことは明らかであり，使用するメモリの
性能とシステムのクロック周期によって最適に設定すれ
ばよい。

【００２５】また，上記の実施例ではメモリの読出し動
作の例について説明したが，本発明は書込み動作につい
ても同様に適用される。即ち，クロックを基準として，
低速クロックで動作時には，高速クロック動作時におけ
るよりも，早期にＤＡＣＫ信号を出力することにより，
従来例よりもメモリのアクセス時間，従って，サイクル
時間を短縮することができる。

【００２６】

【発明の効果】以上説明したように，本発明によると，
ＡＣ電源とバッテリを併用する情報処理装置において，
電源がＡＣモードか又はバッテリモードかに応じて，ク
ロック周波数及びメモリのアクセス時間，従ってサイク
ル時間を動的に，かつ，安全に切り換えるので，ＡＣモ
ード時には装置を高速動作させることができ，また，バ
ッテリモード時には装置性能の低下を最小限に抑えて，
消費電力を低下することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の原理ブロック図

【図２】 本発明の実施例のメモリ制御のブロック図

【図３】 バッテリモードにおける本発明の実施例のメ
モリ制御のタイミング図

【図４】 アクセス切換部を例示する回路図

【図５】 本発明の実施例の作用を説明するフローチャ
ート

【図６】 メモリインタフェースの一例を示す図

【図７】 ＡＣモードにおけるメモリ制御の一例のタイ
ミング図

【図８】 バッテリモードにおける従来例のメモリ制御
のタイミング図

【符号の説明】

10 計数手段 40 判定手段 41 第１の決定手段 42 第２の決定手段 50 記憶手段 60 指定手段 1a マイクロプロセッサユニット（ＭＰＵ） 1c クロック発生部 2a ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ） 3a バスマスタ調停部 4a ＤＲＡＭシーケンサ 4s アクセス切換部 5a ダイナミックＲＡＭ（ＤＲＡＭ） 6a モード検出部 7a 電源部 9a 共通バスインタフェース 20 入出力装置 45 メモリバスインタフェース

Claims (3)

【特許請求の範囲】
1. 【請求項１】 起動されてから所定時間後に有効なデー
   タを読み出す記憶手段(50)を有する情報処理装置におい
   て，前記情報処理装置が動作するクロックの速度を第１
   の速度，またはそれより低速な第２の速度に指定する指
   定手段(60)と前記記憶手段(50)が起動されてから後に発
   生するクロック数を計数する計数手段(10)と，情報処理
   装置が第１のクロック速度で動作時には，前記記憶手段
   (50)が起動されてから有効なデータが読み出される迄の
   期間において該計数手段(10)が計数する計数値に基づい
   て，該記憶手段(50)から読み出されたデータが有効とな
   るタイミングを決定する第１の決定手段(41)と，情報処
   理装置が第２のクロック速度で動作時には，第１の速度
   で動作時において該計数手段(10)が計数する値より小さ
   い計数値に基づいて，前記記憶手段(50)から読み出され
   たデータが有効となるタイミングを決定する第２の決定
   手段(42)と，該指定手段(10)の指定に基づいて，第１の
   決定手段(41)または第２の決定手段(42)によって決定さ
   れるタイミングを選択する選択手段（40) とを設け，前
   記情報処理装置は，前記記憶手段(50)から読み出された
   データを，該選択手段（40) によって選択されたタイミ
   ングに基づいて，読み取って処理を行うことを特徴とす
   るメモリ制御方式。
2. 【請求項２】 前記情報処理装置において，さらに，前
   記記憶手段(50)のメモリサイクルを獲得する獲得手段(6
   0)を設け，該獲得手段(60)によって獲得された期間にお
   いて，前記指定手段(60)はクロック速度を指定し，前記
   選択手段（40) はタイミングを選択することを特徴とす
   る請求項１のメモリ制御方式。
3. 【請求項３】 前記指定手段(60)は，前記情報処理装置
   に供給される電源が，商用交流電源か，または電池かに
   従ってクロック速度を指定することを特徴とする請求項
   １または２のメモリ制御方式。