JPH0620128B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH0620128B2 JPH0620128B2 JP62164006A JP16400687A JPH0620128B2 JP H0620128 B2 JPH0620128 B2 JP H0620128B2 JP 62164006 A JP62164006 A JP 62164006A JP 16400687 A JP16400687 A JP 16400687A JP H0620128 B2 JPH0620128 B2 JP H0620128B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- type
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 239000000969 carrier Substances 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 5
- 230000006798 recombination Effects 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子に関し、時にｐｎｐｎ半導体素子の
応答速度の改善に関する。
応答速度の改善に関する。
〔従来技術とその問題点〕 光技術を使った交換や情報処理は、今後の発展が期待さ
れる分野であり、光メモリや光演算素子は、そのために
不可欠のキーデバイスとなる。ｐｎｐｎ半導体素子を用
いると、このような特性が実現でき、例えばジー・ダブ
ル・テーラ等（G.W.Taylor et al.）により、アプライ
ド・フィジックス・レターズ（Appl.Phys.Lett.）誌，
第50巻２号，1987年，第338頁〜第340頁にその内容が記
載されている。ｐｎｐｎ半導体素子に適当なバイアス電
圧をかけた状態で、トリガ光を照射すると、トランジス
タの帰還効果によってオフからオン状態に移行する。オ
ン状態のバンド構造が、半導体レーザや発光ダイオード
で用いられるダブル・ヘテロ構造のようになるようにし
ておくと、発光を生じさせることができる。このように
光トリガにより発光を生ぜしめるためには、一度、ｐｎ
ｐｎ素子をオフ状態に戻す必要がある。オンからオフ状
態に戻すためには、順バイアスとなっている３個のｐｎ
接合から過剰キャリアを素早く追い出す必要がある。上
記論文に述べられたｐｎｐｎ素子は、アノードとカソー
ドとに電極が形成された二端子素子となっているが、こ
のような二端子素子では過剰キャリアを高速に消滅させ
て、オンからオフ状態に素早くターンオフさせることは
難しい。
れる分野であり、光メモリや光演算素子は、そのために
不可欠のキーデバイスとなる。ｐｎｐｎ半導体素子を用
いると、このような特性が実現でき、例えばジー・ダブ
ル・テーラ等（G.W.Taylor et al.）により、アプライ
ド・フィジックス・レターズ（Appl.Phys.Lett.）誌，
第50巻２号，1987年，第338頁〜第340頁にその内容が記
載されている。ｐｎｐｎ半導体素子に適当なバイアス電
圧をかけた状態で、トリガ光を照射すると、トランジス
タの帰還効果によってオフからオン状態に移行する。オ
ン状態のバンド構造が、半導体レーザや発光ダイオード
で用いられるダブル・ヘテロ構造のようになるようにし
ておくと、発光を生じさせることができる。このように
光トリガにより発光を生ぜしめるためには、一度、ｐｎ
ｐｎ素子をオフ状態に戻す必要がある。オンからオフ状
態に戻すためには、順バイアスとなっている３個のｐｎ
接合から過剰キャリアを素早く追い出す必要がある。上
記論文に述べられたｐｎｐｎ素子は、アノードとカソー
ドとに電極が形成された二端子素子となっているが、こ
のような二端子素子では過剰キャリアを高速に消滅させ
て、オンからオフ状態に素早くターンオフさせることは
難しい。
この問題を解決するために、ゲートに電極を設けたＧＴ
Ｏ（Gate Turn-Off）と呼ばれるｐｎｐｎ素子が知られ
ている。その内容は、ＩＥＥＥ誌，第ED−13巻７号，19
66年，第590頁〜第597頁に記載されている。第３図はＧ
ＴＯ及びその駆動回路を示したものである。ＧＴＯは、
ｐ１層，ｎ１層，ｐ２層，ｎ２層からなるｐｎｐｎ半導
体素子１で、ｎ１層にゲート電極15が形成されている。
電源６はｐｎｐｎ素子１自体を動かすためのものであ
り、ｐ１層に形成されたアノード電極８とｎ２層に形成
されたカソード電極９との間に、負荷抵抗２を介して接
続されている。ゲート電極15と電源６との間には、ゲー
ト用抵抗４とゲート用電源５とゲートスイッチ７とから
成るゲート回路が設けられている。
Ｏ（Gate Turn-Off）と呼ばれるｐｎｐｎ素子が知られ
ている。その内容は、ＩＥＥＥ誌，第ED−13巻７号，19
66年，第590頁〜第597頁に記載されている。第３図はＧ
ＴＯ及びその駆動回路を示したものである。ＧＴＯは、
ｐ１層，ｎ１層，ｐ２層，ｎ２層からなるｐｎｐｎ半導
体素子１で、ｎ１層にゲート電極15が形成されている。
電源６はｐｎｐｎ素子１自体を動かすためのものであ
り、ｐ１層に形成されたアノード電極８とｎ２層に形成
されたカソード電極９との間に、負荷抵抗２を介して接
続されている。ゲート電極15と電源６との間には、ゲー
ト用抵抗４とゲート用電源５とゲートスイッチ７とから
成るゲート回路が設けられている。
このＧＴＯでは、ゲートスイッチ７を開き、電源６によ
りアノード電極８に正の電圧を印加し、増加させるとｐ
ｎｐｎ素子１はオン状態となる。逆に、アノード電極８
側に負の電圧を印加し、そのタイミングに合わせてゲー
トスイッチ７を閉じるとｎ１層に蓄積されていた過剰電
子がゲート用電源５で引っ張られて流れ出す。電荷中性
条件を満たすように、ｐ２層に蓄積されていた過剰な正
孔もそれに伴ってｎ２層の方向に移動する。それによっ
て、ゲート回路がない場合に比べて、高速にｐｎｐｎ素
子１をターンオフできる。
りアノード電極８に正の電圧を印加し、増加させるとｐ
ｎｐｎ素子１はオン状態となる。逆に、アノード電極８
側に負の電圧を印加し、そのタイミングに合わせてゲー
トスイッチ７を閉じるとｎ１層に蓄積されていた過剰電
子がゲート用電源５で引っ張られて流れ出す。電荷中性
条件を満たすように、ｐ２層に蓄積されていた過剰な正
孔もそれに伴ってｎ２層の方向に移動する。それによっ
て、ゲート回路がない場合に比べて、高速にｐｎｐｎ素
子１をターンオフできる。
上述したＧＴＯでは、ゲート用電源５，ゲート用抵抗４
及びゲートスイッチ７より成るゲート回路が必要であ
り、かつｐｎｐｎ素子１の電源６とタイミングを合わせ
て、即ち同期させてゲート回路をスイッチングさせる必
要があった。
及びゲートスイッチ７より成るゲート回路が必要であ
り、かつｐｎｐｎ素子１の電源６とタイミングを合わせ
て、即ち同期させてゲート回路をスイッチングさせる必
要があった。
本発明の目的は、このような同期を要するゲート回路が
不要で、しかも簡単なプロセス工程で作製でき、ターン
オフ時間がＧＴＯ並に短縮された半導体素子を提供する
ことにある。
不要で、しかも簡単なプロセス工程で作製でき、ターン
オフ時間がＧＴＯ並に短縮された半導体素子を提供する
ことにある。
本発明の半導体素子は、第１導電型の第１の半導体層
と、前記第１導電型とは異なる第２導電型の第２の半導
体層と、前記第１導電型と同一の第３導電型の第３の半
導体層と、前記第２導電型と同一の第４導電型の第４の
半導体層とが順次形成された半導体素子において、前記
第３の半導体層の上にショットキー電極が形成され、こ
のショットキー電極は前記半導体素子の内部で前記第１
の半導体層に形成された電極と結線されていることを特
徴とする。
と、前記第１導電型とは異なる第２導電型の第２の半導
体層と、前記第１導電型と同一の第３導電型の第３の半
導体層と、前記第２導電型と同一の第４導電型の第４の
半導体層とが順次形成された半導体素子において、前記
第３の半導体層の上にショットキー電極が形成され、こ
のショットキー電極は前記半導体素子の内部で前記第１
の半導体層に形成された電極と結線されていることを特
徴とする。
〔作用〕 本発明の作用を、第１導電型及び第３導電型をｎ型、第
２導電型及び第４導電型をｐ型とするｐｎｐｎ半導体素
子で説明する。
２導電型及び第４導電型をｐ型とするｐｎｐｎ半導体素
子で説明する。
第１の半導体層と第３の半導体層間にはショットキー電
極が形成されているが、アノード（第４の半導体層）が
カソード（第１の半導体層）に対して正、即ち順方向に
バイアスされている状態ではショットキーダイオードは
非導通となり、本体の動作に影響を及ぼさない。ｐｎｐ
ｎ素子に逆方向に電圧をかけると、ショットキーダイオ
ードは導通状態となり、ｎ型の第３の半導体層に蓄積さ
れた過剰電子はショットキーダイオードを通して掃き出
される。ｐ型の第２の半導体層に蓄積された過剰な正孔
は、それに伴って電気的中性条件を保つように、速やか
にｎ型の第３の半導体層に移動し消滅する。
極が形成されているが、アノード（第４の半導体層）が
カソード（第１の半導体層）に対して正、即ち順方向に
バイアスされている状態ではショットキーダイオードは
非導通となり、本体の動作に影響を及ぼさない。ｐｎｐ
ｎ素子に逆方向に電圧をかけると、ショットキーダイオ
ードは導通状態となり、ｎ型の第３の半導体層に蓄積さ
れた過剰電子はショットキーダイオードを通して掃き出
される。ｐ型の第２の半導体層に蓄積された過剰な正孔
は、それに伴って電気的中性条件を保つように、速やか
にｎ型の第３の半導体層に移動し消滅する。
第１図を用いて作用を更に詳述する。第１図（ａ）には
本発明と比較するために、ショットキー電極がない二端
子素子を、第１図（ｂ）はショットキー電極10を設けた
本発明に係るｐｎｐｎ素子を示している。図中、11はア
ノード層（第４の半導体層）を、12はｎ型ゲート層（第
３の半導体層）を、13はｐ型ゲート層（第２の半導体
層）を、14はカソード層（第１の半導体層）を示してい
る。第１図（ａ）及び（ｂ）とともに、ターンオフする
ためにｐｎｐｎ素子に逆方向電圧をかけたところを示し
てある。即ちカソードに対してアノードには負の電圧−
Ｖがかかっている。３つのｐｎ接合のうち左端と右端の
接合には逆バイアスがかかって、空乏層が伸びている。
図では空乏層を破線で示してある。ｎ型ゲート層12には
過剰電子、ｐ型ゲート層13には過剰な正孔が蓄積されて
いる。両者はそれぞれの領域で多数キャリアである。ｎ
型ゲート層12にはその他に正孔が、また、ｐ型ゲート層
13には電子が存在している。これらは少数キャリアであ
る。今、ｐｎｐｎ素子には発光及び宇光機能を持たせる
ことを考えているので、半導体材料としてはＧａＡｓ系
やＩｎＰ受などの直接遷移型ものを想定している。ゲー
ト層12，13に残存しているキャリアのうち少数キャリア
は発光再結合過程を通じて光となって消滅するか、また
はゲート層を拡散していき、正孔はアノード層11に、電
子はカソード層14に吸い込まれて消滅していく。発光再
結合による消滅は発光再結合時間で決まり、拡散による
消滅は空乏層が伸びていないゲート層を少数キャリアが
拡散する時間で決まる。
本発明と比較するために、ショットキー電極がない二端
子素子を、第１図（ｂ）はショットキー電極10を設けた
本発明に係るｐｎｐｎ素子を示している。図中、11はア
ノード層（第４の半導体層）を、12はｎ型ゲート層（第
３の半導体層）を、13はｐ型ゲート層（第２の半導体
層）を、14はカソード層（第１の半導体層）を示してい
る。第１図（ａ）及び（ｂ）とともに、ターンオフする
ためにｐｎｐｎ素子に逆方向電圧をかけたところを示し
てある。即ちカソードに対してアノードには負の電圧−
Ｖがかかっている。３つのｐｎ接合のうち左端と右端の
接合には逆バイアスがかかって、空乏層が伸びている。
図では空乏層を破線で示してある。ｎ型ゲート層12には
過剰電子、ｐ型ゲート層13には過剰な正孔が蓄積されて
いる。両者はそれぞれの領域で多数キャリアである。ｎ
型ゲート層12にはその他に正孔が、また、ｐ型ゲート層
13には電子が存在している。これらは少数キャリアであ
る。今、ｐｎｐｎ素子には発光及び宇光機能を持たせる
ことを考えているので、半導体材料としてはＧａＡｓ系
やＩｎＰ受などの直接遷移型ものを想定している。ゲー
ト層12，13に残存しているキャリアのうち少数キャリア
は発光再結合過程を通じて光となって消滅するか、また
はゲート層を拡散していき、正孔はアノード層11に、電
子はカソード層14に吸い込まれて消滅していく。発光再
結合による消滅は発光再結合時間で決まり、拡散による
消滅は空乏層が伸びていないゲート層を少数キャリアが
拡散する時間で決まる。
少数キャリアに対し、過剰多数キャリアは、電子と正孔
がそれぞれｎ型ゲート層12とｐ型ゲート層13に存在した
ままで、なかなか消滅できない。それは、中央のｐｎ接
合には、順方向でほとんど電圧がかかっていないためで
ある。そのために第１図（ａ）のタイプのｐｎｐｎ素子
では、ターンオフ時間は非常に長くなる。ところが第１
図（ｂ）のようにショットキー電極10がｎ型ゲート層12
に設けられていると、ｎ型ゲート層12の電子は、この電
極を通してカソード側に吸い出される。電子が吸い出さ
れると、電気的中性を保つように、ｐ型ゲート層13の正
孔はそれに引きずられｎ型ゲート層12に入り込み、その
後は少数キャリアとして速やかに消滅していく。従って
ターンオフ時間の短縮が可能となる。
がそれぞれｎ型ゲート層12とｐ型ゲート層13に存在した
ままで、なかなか消滅できない。それは、中央のｐｎ接
合には、順方向でほとんど電圧がかかっていないためで
ある。そのために第１図（ａ）のタイプのｐｎｐｎ素子
では、ターンオフ時間は非常に長くなる。ところが第１
図（ｂ）のようにショットキー電極10がｎ型ゲート層12
に設けられていると、ｎ型ゲート層12の電子は、この電
極を通してカソード側に吸い出される。電子が吸い出さ
れると、電気的中性を保つように、ｐ型ゲート層13の正
孔はそれに引きずられｎ型ゲート層12に入り込み、その
後は少数キャリアとして速やかに消滅していく。従って
ターンオフ時間の短縮が可能となる。
ショットキーダイオードとした理由は、ｐｎダイオード
と比べそれ自体が高速で動くこと、製作が容易であるこ
と、更に順方向の立上がり電圧が低いことにある。ま
た、ｐｎｐｎ素子に逆方向バイアス電圧をかけオン状態
からオフさせようとしたときに、ダイオードは導通して
できるだけ電流を引き込めることが望ましい。引き込み
能力が高い程、短時間に多数キャリアを掃き出させるこ
とができるからで、それには立上がり電圧の低いショッ
トキーダイオードが最適である。
と比べそれ自体が高速で動くこと、製作が容易であるこ
と、更に順方向の立上がり電圧が低いことにある。ま
た、ｐｎｐｎ素子に逆方向バイアス電圧をかけオン状態
からオフさせようとしたときに、ダイオードは導通して
できるだけ電流を引き込めることが望ましい。引き込み
能力が高い程、短時間に多数キャリアを掃き出させるこ
とができるからで、それには立上がり電圧の低いショッ
トキーダイオードが最適である。
次に図面を参照して本発明の半導体素子の一実施例につ
いて説明する。
いて説明する。
第２図は第１図の構造をＭＢＥ成長法を用いてｎ型Ｇａ
Ａｓ基板20の上に実現したものである。ｎ型ＧａＡｓ基
板20上には、ｎ−Ａｌ0.4Ｇａ0.6Ａｓ層（ｄ＝１μｍ，
ＮD＝１×1018ｃｍ-3）21、ｐ+−ＧａＡｓ層（ｄ＝50
Å，ＮA＝１×1019ｃｍ-3）22、活性層となるｎ−Ｇａ
Ａｓ層（ｄ＝1.0μｍ，ＮD＝１×1017ｃｍ-3）23、ｐ−
Ａｌ0.4Ｇａ0.6Ａｓ層（ｄ＝0.5μｍ，ＮA＝１×1018ｃ
ｍ-3）24、コンタクト用のｐ+−ＧａＡａ層（ｄ＝0.15
μｍ，ＮA＝１×1019ｃｍ-3）25が順次形成されてい
る。
Ａｓ基板20の上に実現したものである。ｎ型ＧａＡｓ基
板20上には、ｎ−Ａｌ0.4Ｇａ0.6Ａｓ層（ｄ＝１μｍ，
ＮD＝１×1018ｃｍ-3）21、ｐ+−ＧａＡｓ層（ｄ＝50
Å，ＮA＝１×1019ｃｍ-3）22、活性層となるｎ−Ｇａ
Ａｓ層（ｄ＝1.0μｍ，ＮD＝１×1017ｃｍ-3）23、ｐ−
Ａｌ0.4Ｇａ0.6Ａｓ層（ｄ＝0.5μｍ，ＮA＝１×1018ｃ
ｍ-3）24、コンタクト用のｐ+−ＧａＡａ層（ｄ＝0.15
μｍ，ＮA＝１×1019ｃｍ-3）25が順次形成されてい
る。
コンタクト用のｐ+−ＧａＡｓ層25にはＡｕ／ＣｒＡｕ
Ｚｎから成るアノード電極27が、ＧａＡｓ基板20にはＡ
ｕＧｅ−Ｎｉから成るカソード電極26が、ｎ−ＧａＡｓ
層23にはＡｌを用いたショットキー電極28がそれぞれ設
けられている。29はＳｉＯ２膜であり、ショットキー電
極28はこのＳｉＯ２膜上を経てカソード電極26に接続さ
れている。なお、30はＡｕＧｅ−Ｎｉから成るステムと
の融着用金属層である。
Ｚｎから成るアノード電極27が、ＧａＡｓ基板20にはＡ
ｕＧｅ−Ｎｉから成るカソード電極26が、ｎ−ＧａＡｓ
層23にはＡｌを用いたショットキー電極28がそれぞれ設
けられている。29はＳｉＯ２膜であり、ショットキー電
極28はこのＳｉＯ２膜上を経てカソード電極26に接続さ
れている。なお、30はＡｕＧｅ−Ｎｉから成るステムと
の融着用金属層である。
作製したｐｎｐｎ素子サイズは、アノード電極27がつい
たメサ部で90μｍφ、ショットキー電極28がついたメサ
部で約200μｍφである。
たメサ部で90μｍφ、ショットキー電極28がついたメサ
部で約200μｍφである。
本実施例のｐｎｐｎ半導体素子では、順バイアス状態で
トリガ光をｎ−ＧａＡｓ層23で吸収させることによっ
て、オフからオン状態に移行させることができる。それ
に伴う発光は同じｎ−ＧａＡｓ層23中での電子と正孔と
の発光再結合によって生ずる。逆バイアス状態、即ちア
ノード側の電圧をカソード側に対して負になるようにす
ると、先に作用の項で説明したように速やかにターンオ
フすることができる。
トリガ光をｎ−ＧａＡｓ層23で吸収させることによっ
て、オフからオン状態に移行させることができる。それ
に伴う発光は同じｎ−ＧａＡｓ層23中での電子と正孔と
の発光再結合によって生ずる。逆バイアス状態、即ちア
ノード側の電圧をカソード側に対して負になるようにす
ると、先に作用の項で説明したように速やかにターンオ
フすることができる。
具体的には、トリガ光が照射されていない状態でのスイ
ッチオン電圧Ｖｓは約４Ｖであった。バイアス電圧をス
イッチオン電圧Ｖｓ近くに設定しておくと微量の光トリ
ガでオンして発光を開始する。オフさせるにはアノード
に−１Ｖ程度の電圧を加えた。
ッチオン電圧Ｖｓは約４Ｖであった。バイアス電圧をス
イッチオン電圧Ｖｓ近くに設定しておくと微量の光トリ
ガでオンして発光を開始する。オフさせるにはアノード
に−１Ｖ程度の電圧を加えた。
本実施例によれば、ショットキー電極28を設けない場合
にはターンオフに１μＳ〜10μＳかかったものを、10ｎ
Ｓ以下に短縮することができた。
にはターンオフに１μＳ〜10μＳかかったものを、10ｎ
Ｓ以下に短縮することができた。
なお、以上の実施例では第１導電型（第３導電型）をｎ
型、第２導電型（第４導電型）をｐ型としたが、ｎ，ｐ
を逆転させても同様の効果が実現できる。
型、第２導電型（第４導電型）をｐ型としたが、ｎ，ｐ
を逆転させても同様の効果が実現できる。
以上説明したように本発明によれば、ターンオフ時間の
短い半導体素子が、簡単な構造で実現でき、および簡単
なプロセス工程で作製できるので、従来のような同期を
要する外付けのゲート回路が不要となる。従って、半導
体素子全体の大きさを小さくすることも可能となる。
短い半導体素子が、簡単な構造で実現でき、および簡単
なプロセス工程で作製できるので、従来のような同期を
要する外付けのゲート回路が不要となる。従って、半導
体素子全体の大きさを小さくすることも可能となる。
第１図は本発明の作用を説明するための図、 第２図は本発明の一実施例を示す図、 第３図は従来例を示す図である。 １……ｐｎｐｎ素子 ２……負荷抵抗 ４……ゲート用抵抗 ５……ゲート用電源 ６……電源 ７……ゲートスイッチ ８，27……アノード電極 ９，26……カソード電極 10，28……ショットキー電極 11……アノード層 12……ｎ型ゲート層 13……ｐ型ゲート層 14……カソード層 15……ゲート電極 20……ｎ型ＧａＡｓ基板 21……ｎ−Ａｌ0.4Ｇａ0.6 Ａｓ層 22……ｐ+−ＧａＡｓ層 23……ｎ−ＧａＡｓ層 24……ｐ−Ａｌ0.4Ｇａ0.6Ａｓ層 25……ｐ+−ＧａＡｓ層 29……ＳｉＯ２膜 30……融着用金属層
Claims (1)
- 【請求項１】第１導電型の第１の半導体層と、前記第１
導電型とは異なる第２導電型の第２の半導体層と、前記
第１導電型と同一の第３導電型の第３の半導体層と、前
記第２導電型と同一の第４導電型の第４の半導体層とが
順次形成された半導体素子において、前記第３の半導体
層の上にショットキー電極が形成され、このショットキ
ー電極は前記半導体素子の内部で前記第１の半導体層に
形成された電極と結線されていることを特徴とする半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164006A JPH0620128B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164006A JPH0620128B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS649659A JPS649659A (en) | 1989-01-12 |
| JPH0620128B2 true JPH0620128B2 (ja) | 1994-03-16 |
Family
ID=15784972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164006A Expired - Lifetime JPH0620128B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620128B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160091618A (ko) * | 2015-01-26 | 2016-08-03 | 현대자동차주식회사 | 요소탱크 온도제어방법 및 그 제어장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770911B2 (en) * | 2001-09-12 | 2004-08-03 | Cree, Inc. | Large area silicon carbide devices |
-
1987
- 1987-07-02 JP JP62164006A patent/JPH0620128B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160091618A (ko) * | 2015-01-26 | 2016-08-03 | 현대자동차주식회사 | 요소탱크 온도제어방법 및 그 제어장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649659A (en) | 1989-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Taylor et al. | A new double‐heterostructure optoelectronic switching device using molecular‐beam epitaxy | |
| KR900004466B1 (ko) | 반도체 장치 | |
| CN107565378B (zh) | 发光组件及发光装置 | |
| US5677552A (en) | Optical control circuit for an optical pnpn thyristor | |
| JPS60216591A (ja) | 半導体発光素子 | |
| JPH0645633A (ja) | 半導体光スイッチとその駆動方法 | |
| JPS61270885A (ja) | 半導体発光素子 | |
| JPH0620128B2 (ja) | 半導体素子 | |
| EP0363238B1 (en) | Semiconductor quantum effect device having negative differential resistance characteristics | |
| US5021694A (en) | Circuit for driving a gated p-n-p-n device | |
| US20170187376A1 (en) | Construction and Optical Control of Bipolar Junction Transistors and Thyristors | |
| US4994882A (en) | Semiconductor device and method | |
| US5084748A (en) | Semiconductor optical memory having a low switching voltage | |
| JP3119513B2 (ja) | アバランシェ発光装置 | |
| JPS63196084A (ja) | ｐｎｐｎ光サイリスタ | |
| JP3307695B2 (ja) | 量子井戸型発光素子 | |
| JP3445977B2 (ja) | 半導体発光素子 | |
| JPH02156231A (ja) | ゲート付ｐｎｐｎ半導体素子の駆動回路 | |
| Guo | A Schottky-contact triangular-barrier optoelectronic switch (STOS) | |
| JPH08148715A (ja) | 光半導体装置および半導体光集積回路装置 | |
| Cooke et al. | Demonstration of a low threshold quantum well double‐heterostructure optoelectronic switch | |
| Li et al. | Quantum Well Laser-Based Optical Bistable Switching Device | |
| Ojha et al. | Optoelectronic integration of a GaAs/AlGaAs bistable field effect transistor (BISFET) and LED | |
| JPS61179617A (ja) | 光論理素子 | |
| JPH02252283A (ja) | 双安定発光装置 |