JPH0620173B2 - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH0620173B2 JPH0620173B2 JP11875286A JP11875286A JPH0620173B2 JP H0620173 B2 JPH0620173 B2 JP H0620173B2 JP 11875286 A JP11875286 A JP 11875286A JP 11875286 A JP11875286 A JP 11875286A JP H0620173 B2 JPH0620173 B2 JP H0620173B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims 2
- 238000001514 detection method Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特に位置の移動方向に応じて生じる９０゜位相
の異なる信号から位置の移動方向を検出してその検出出
力を発生する回路に関するものである。
の異なる信号から位置の移動方向を検出してその検出出
力を発生する回路に関するものである。
位置が正方向に移動した場合は第１の信号Ａが第２の信
号Ｂに比し９０゜位相が進むようにし、逆に負方向に移
動した場合には９０゜位相が遅れるようにした２つの信
号Ａ，Ｂから位置の移動方向を検出する場合、従来はモ
ノ・ステーブル・マルチバイブレータ（ラッチ回路）を
使用して移動方向判別信号を発生さし、この移動方向判
別信号を微分回路を使用したパルス発生回路でパルス信
号として出力していた。
号Ｂに比し９０゜位相が進むようにし、逆に負方向に移
動した場合には９０゜位相が遅れるようにした２つの信
号Ａ，Ｂから位置の移動方向を検出する場合、従来はモ
ノ・ステーブル・マルチバイブレータ（ラッチ回路）を
使用して移動方向判別信号を発生さし、この移動方向判
別信号を微分回路を使用したパルス発生回路でパルス信
号として出力していた。
〔発明が解決しようとする問題点〕 かかる従来の移動方向検出回路では、モノ・ステーブル
・マルチバイブレータを用いた移動方向判別信号発生回
路と微分回路を用いたパルス発生回路とを必要し、回路
構成が複雑になる欠点があった。
・マルチバイブレータを用いた移動方向判別信号発生回
路と微分回路を用いたパルス発生回路とを必要し、回路
構成が複雑になる欠点があった。
本発明によれば、検出すべき位置の移動方向に応じて互
いに９０゜位相の異なる２つの被検出信号を生じる手段
と、２つの被検出信号をそれぞれ所望期間遅延さす第１
および第２の遅延回路と、被検出信号の一方と被検出信
号の他方を遅延させた第２の遅延回路の出力との排他的
論理和信号を得る第１の排他的論理和回路と、被検出信
号の他方と被検出信号の一方を遅延させた第１の遅延回
路の出力との排他的論理和信号を得る第２の排他的論理
和回路と、第１の排他的論理和回路の出力を反転さす第
１のインバータと、第２の排他的論理和回路の出力を反
転さす第２のインバータと、第１のインバータの出力と
第２の排他的論理和回路の出力との論理積を得る第１の
論理積回路と、第２のインバータの出力と第１の排他的
論理和回路の出力との論理積を得る第２の論理積回路と
を含み、第１および第２論理積回路からそれぞれ検出す
べき位置の移動方向に応じた出力を得る状態検出パルス
発生回路を得る。
いに９０゜位相の異なる２つの被検出信号を生じる手段
と、２つの被検出信号をそれぞれ所望期間遅延さす第１
および第２の遅延回路と、被検出信号の一方と被検出信
号の他方を遅延させた第２の遅延回路の出力との排他的
論理和信号を得る第１の排他的論理和回路と、被検出信
号の他方と被検出信号の一方を遅延させた第１の遅延回
路の出力との排他的論理和信号を得る第２の排他的論理
和回路と、第１の排他的論理和回路の出力を反転さす第
１のインバータと、第２の排他的論理和回路の出力を反
転さす第２のインバータと、第１のインバータの出力と
第２の排他的論理和回路の出力との論理積を得る第１の
論理積回路と、第２のインバータの出力と第１の排他的
論理和回路の出力との論理積を得る第２の論理積回路と
を含み、第１および第２論理積回路からそれぞれ検出す
べき位置の移動方向に応じた出力を得る状態検出パルス
発生回路を得る。
まず、本発明の動作原理を第３図および第４図を参照し
て説明する。
て説明する。
一般に90゜位相の異なる２つの被検出信号Ａ，Ｂにより
入力される信号の組合せをＳ＝（Ａ，Ｂ）と表現する
と、S0＝（０，０）、S1＝（０，１）、S2＝（１，
０）、S3＝（１，１）の４状態が存在する。また位置の
移動による状態間の遷移をTpq＝Sp(Ap,Bp)→Sq(Aq,Bq)
と表現すると、被検出信号Ａが被検出信号Ｂに比して進
相の場合を正方向とすれば、正方向への位置の移動によ
る状態遷移はT02＝S0→S2，T23＝S2→S3，T31＝S3→
S1，T10＝S1→S0の４通りに、逆方向への位置の移動に
よる状態遷移はT01＝S0→S1，T13＝S1→S3，T32＝S3→S
2，T20＝S2→S0の４通りに各々限定される。各々の場合
をカルノー図に表わすと正方向への位置の移動の場合が
第３図で、逆方向への位置の移動の場合が第４図の如く
になる。これらの関係を論理式で表現すると式１及び式
２となる。すなわち、正方向への位置の移動の場合の状
態遷移（FPT）は また、逆方向への位置の移動の場合の状態遷移（FNT）
は FNT＝T32＋T13＋T01＋T20 ＝Appqq＋AppAqBq＋pBpAqBq＋ppq
Bq ＝（ApBq）（AqBq）………(2) 本発明による状態検出用パルス発生回路は式１と式２を
回路として表現したもので、第１の遅延回路に第２の遅
延回路より90゜位相の進んだ被検出信号を加えた場合に
第１の論理積回路に出力パルスを生じ、逆に第２の遅延
回路に第１の遅延回路より９０位相の進んだ被検出信号
を加えた場合に第２の論理積回路に出力パルスを生じる
ものである。
入力される信号の組合せをＳ＝（Ａ，Ｂ）と表現する
と、S0＝（０，０）、S1＝（０，１）、S2＝（１，
０）、S3＝（１，１）の４状態が存在する。また位置の
移動による状態間の遷移をTpq＝Sp(Ap,Bp)→Sq(Aq,Bq)
と表現すると、被検出信号Ａが被検出信号Ｂに比して進
相の場合を正方向とすれば、正方向への位置の移動によ
る状態遷移はT02＝S0→S2，T23＝S2→S3，T31＝S3→
S1，T10＝S1→S0の４通りに、逆方向への位置の移動に
よる状態遷移はT01＝S0→S1，T13＝S1→S3，T32＝S3→S
2，T20＝S2→S0の４通りに各々限定される。各々の場合
をカルノー図に表わすと正方向への位置の移動の場合が
第３図で、逆方向への位置の移動の場合が第４図の如く
になる。これらの関係を論理式で表現すると式１及び式
２となる。すなわち、正方向への位置の移動の場合の状
態遷移（FPT）は また、逆方向への位置の移動の場合の状態遷移（FNT）
は FNT＝T32＋T13＋T01＋T20 ＝Appqq＋AppAqBq＋pBpAqBq＋ppq
Bq ＝（ApBq）（AqBq）………(2) 本発明による状態検出用パルス発生回路は式１と式２を
回路として表現したもので、第１の遅延回路に第２の遅
延回路より90゜位相の進んだ被検出信号を加えた場合に
第１の論理積回路に出力パルスを生じ、逆に第２の遅延
回路に第１の遅延回路より９０位相の進んだ被検出信号
を加えた場合に第２の論理積回路に出力パルスを生じる
ものである。
次に、図面を参照して本発明をより詳細に説明する。第
１図は本発明の一実施例による回路構成を示したもので
ある。入力端子１，２に信号発生回路１３から検出すべ
きものの移動方法に応じて９０位相の異なる２つの被検
出信号を入力する。今、入力端子１にＡ信号１′を入力
端子２にＢ信号２′を入力するものとする。Ａ信号１′
とＢ信号２′はそれぞれ遅延回路３，４で所定時間遅延
される。この遅延された時間で出力端子11，12に得られ
る出力パルス信号11′，12′のパルス幅が決定される。
排他的論理和回路５，６で入力端子１の信号と遅延回路
４との排他的論理および入力端子２の信号と遅延回路３
との排他的論理がそれぞれとられる。任意の時点で入力
端子１及び２での信号をそれぞれAq及びBq、遅延回路３
及び４を経由した信号をそれぞれAp及びBpとすると、排
他的論理和回路５により信号Aqと信号Bpとの排他的論理
和信号ApBpが、また排他的論理和回路６により信号Ap
と信号Bqとの排他的論理和信号ApBqが各々生成され
る。各排他的論理和回路５，６の出力は信号反転回路
７，８でそれぞれ位相反転され、排他的論理和回路５と
信号反転回路８との出力の論理積が論理積回路９でとら
れ、排他的論理和回路６と信号反転回路７との出力の論
理積が論理積回路１０でとらえる。この結果、論理積回
路９の出力に の出力信号が得られ、論理積回路１０の出力に の出力信号が得られ、各々出力端子11，12にパルス信号
として出力される。出力端子11に得られる の出力信号が正方向位置移動検出パルス信号で、出力端
子１２に得られる の出力信号が負方向位置移動検出パルス信号となる。
１図は本発明の一実施例による回路構成を示したもので
ある。入力端子１，２に信号発生回路１３から検出すべ
きものの移動方法に応じて９０位相の異なる２つの被検
出信号を入力する。今、入力端子１にＡ信号１′を入力
端子２にＢ信号２′を入力するものとする。Ａ信号１′
とＢ信号２′はそれぞれ遅延回路３，４で所定時間遅延
される。この遅延された時間で出力端子11，12に得られ
る出力パルス信号11′，12′のパルス幅が決定される。
排他的論理和回路５，６で入力端子１の信号と遅延回路
４との排他的論理および入力端子２の信号と遅延回路３
との排他的論理がそれぞれとられる。任意の時点で入力
端子１及び２での信号をそれぞれAq及びBq、遅延回路３
及び４を経由した信号をそれぞれAp及びBpとすると、排
他的論理和回路５により信号Aqと信号Bpとの排他的論理
和信号ApBpが、また排他的論理和回路６により信号Ap
と信号Bqとの排他的論理和信号ApBqが各々生成され
る。各排他的論理和回路５，６の出力は信号反転回路
７，８でそれぞれ位相反転され、排他的論理和回路５と
信号反転回路８との出力の論理積が論理積回路９でとら
れ、排他的論理和回路６と信号反転回路７との出力の論
理積が論理積回路１０でとらえる。この結果、論理積回
路９の出力に の出力信号が得られ、論理積回路１０の出力に の出力信号が得られ、各々出力端子11，12にパルス信号
として出力される。出力端子11に得られる の出力信号が正方向位置移動検出パルス信号で、出力端
子１２に得られる の出力信号が負方向位置移動検出パルス信号となる。
以上の動作に基づく各部の信号のタイミング図を第２図
に示す。尚、第２図で１′，２′，１１′，１２′は入
力端子1,2および出力端子11，12での信号であり、
３′，４′，５′，６′は遅延回路３，４および排他的
論理和回路５，６の出力信号である。
に示す。尚、第２図で１′，２′，１１′，１２′は入
力端子1,2および出力端子11，12での信号であり、
３′，４′，５′，６′は遅延回路３，４および排他的
論理和回路５，６の出力信号である。
第５図に本発明の他の実施例を示す。２１は２相信号の
一方の入力端子、２２は他方の入力端子である。第６図
に示すように、これらの信号は、クロック入力端子１５
より供給されるクロックの立上りエッジで、Ｄタイプ・
フリップ・フロップ３及び４に保持され、フリップ・フ
ロップ３及び４の出力は、端子１５へのクロックの立上
りエッジで、Ｄタイプ・フリップ・フロップ５及び６に
保持される。２７乃至３４は第１図の５乃至１２に夫々
対応する。したがって、第６図に示すように第１図と同
じ結果が得られる。
一方の入力端子、２２は他方の入力端子である。第６図
に示すように、これらの信号は、クロック入力端子１５
より供給されるクロックの立上りエッジで、Ｄタイプ・
フリップ・フロップ３及び４に保持され、フリップ・フ
ロップ３及び４の出力は、端子１５へのクロックの立上
りエッジで、Ｄタイプ・フリップ・フロップ５及び６に
保持される。２７乃至３４は第１図の５乃至１２に夫々
対応する。したがって、第６図に示すように第１図と同
じ結果が得られる。
本実施例では、２相信号入力の状態に変化があったクロ
ック・サイクルでのみ位相判別信号が生成するので、従
来に比べ４倍の分解能で位相判別が可能で、かつ、同一
位相状態にあることをも、判別でき、２相信号を効率よ
く利用できる効果がある。
ック・サイクルでのみ位相判別信号が生成するので、従
来に比べ４倍の分解能で位相判別が可能で、かつ、同一
位相状態にあることをも、判別でき、２相信号を効率よ
く利用できる効果がある。
以上のとおり、本発明は簡単な構成で二つの信号の位相
状態を検出する回路が提供される。
状態を検出する回路が提供される。
第１図は本発明の一実施例による状態検出パルス発生回
路の回路ブロック図、第２図は第１図の各部での信号の
タイミング図、第３図および第４図はそれぞれ正方向お
よび負方向への位置移動状態を示すカルノー図、第５図
は他の実施例を示す回路図、第６図はそのタイミング図
である。
路の回路ブロック図、第２図は第１図の各部での信号の
タイミング図、第３図および第４図はそれぞれ正方向お
よび負方向への位置移動状態を示すカルノー図、第５図
は他の実施例を示す回路図、第６図はそのタイミング図
である。
Claims (2)
- 【請求項１】第１および第２の信号を遅延させてそれぞ
れ出力する第１および第２の手段と、前記第１の信号お
よび前記第２の手段の出力を受ける第１の排他的論理和
回路と、前記第２の信号および前記第１の手段の出力を
受ける第２の排他的論理和回路と、前記第１の排他的論
理和回路の出力および前記第２の排他的論理和回路の出
力の反転信号を受ける第１の論理積回路と、前記第１の
排他的論理和回路の出力の反転信号および前記第２の排
他的論理和回路の出力を受ける第２の論理積回路とを有
する信号発生回路。 - 【請求項２】前記第１および第２の手段はクロック信号
に応答して前記第１および第２の信号をそれぞれ遅延し
て出力することを特徴とする特許請求の範囲第１項記載
の信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875286A JPH0620173B2 (ja) | 1985-05-23 | 1986-05-22 | 信号発生回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-110707 | 1985-05-23 | ||
| JP11070785 | 1985-05-23 | ||
| JP11875286A JPH0620173B2 (ja) | 1985-05-23 | 1986-05-22 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6256016A JPS6256016A (ja) | 1987-03-11 |
| JPH0620173B2 true JPH0620173B2 (ja) | 1994-03-16 |
Family
ID=26450270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11875286A Expired - Fee Related JPH0620173B2 (ja) | 1985-05-23 | 1986-05-22 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620173B2 (ja) |
-
1986
- 1986-05-22 JP JP11875286A patent/JPH0620173B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6256016A (ja) | 1987-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |