JPH0620173Y2 - 起動回路を有する基準電圧回路 - Google Patents
起動回路を有する基準電圧回路Info
- Publication number
- JPH0620173Y2 JPH0620173Y2 JP4798184U JP4798184U JPH0620173Y2 JP H0620173 Y2 JPH0620173 Y2 JP H0620173Y2 JP 4798184 U JP4798184 U JP 4798184U JP 4798184 U JP4798184 U JP 4798184U JP H0620173 Y2 JPH0620173 Y2 JP H0620173Y2
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- JP
- Japan
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- circuit
- transistors
- transistor
- voltage
- collectors
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Description
【考案の詳細な説明】 ［技術分野］ 本考案は、起動回路を有する基準電圧回路に関する。
［従来技術］ 第１図は、従来の起動回路の一例を基準電圧回路ととも
に示した接続図である。この図において、破線で囲んだ
Ｊ−ＦＥＴＱ1の部分が起動回路であり、トランジスタ
Ｑ2〜Ｑ5及び差動増巾回路Ａ1から成る回路が、バンド
ギャップレファレンス電圧Ｖrefを発生する部分であ
る。
に示した接続図である。この図において、破線で囲んだ
Ｊ−ＦＥＴＱ1の部分が起動回路であり、トランジスタ
Ｑ2〜Ｑ5及び差動増巾回路Ａ1から成る回路が、バンド
ギャップレファレンス電圧Ｖrefを発生する部分であ
る。
この回路において、トランジスタＱ2〜Ｑ5で構成される
回路が起動するためには、Ｅref端子の電圧が０．５Ｖ
程度必要である。従って、Ｊ−ＦＥＴＱ1は、Ｅref端子
に０．５Ｖ出力するに十分な電圧と電流とをレファレン
ス発生部に供給し、回路が立ち上りＶref端子に所定の
基準電圧（６．４Ｖ）が出力された時にピンチオフしな
ければならない。
回路が起動するためには、Ｅref端子の電圧が０．５Ｖ
程度必要である。従って、Ｊ−ＦＥＴＱ1は、Ｅref端子
に０．５Ｖ出力するに十分な電圧と電流とをレファレン
ス発生部に供給し、回路が立ち上りＶref端子に所定の
基準電圧（６．４Ｖ）が出力された時にピンチオフしな
ければならない。
このような条件を理論的に考えると、Ｊ−ＦＥＴＱ1の
ピンチオフ電圧ＶPは、３．８Ｖ≦−ＶP≦７．６Ｖでな
ければならない。更に、各抵抗のばらつき等を考慮する
と、ＶPは、４．７Ｖ≦−ＶP≦７．２Ｖとなり、プロセ
スマージンが少なくなる。また、Ｊ−ＦＥＴＱ1のソー
スとサブストレイト間に寄生容量が発生するために、３
ＫＨｚ付近にポールが発生し、発振の要因となってい
た。
ピンチオフ電圧ＶPは、３．８Ｖ≦−ＶP≦７．６Ｖでな
ければならない。更に、各抵抗のばらつき等を考慮する
と、ＶPは、４．７Ｖ≦−ＶP≦７．２Ｖとなり、プロセ
スマージンが少なくなる。また、Ｊ−ＦＥＴＱ1のソー
スとサブストレイト間に寄生容量が発生するために、３
ＫＨｚ付近にポールが発生し、発振の要因となってい
た。
［考案の目的］ 本考案は、このような問題点に鑑みてなされたもので、
その目的は、電流起動型とすることにより、プロセスマ
ージンを大きくし、かつ、寄生容量の回路への影響を防
止できる起動回路を実現することにある。
その目的は、電流起動型とすることにより、プロセスマ
ージンを大きくし、かつ、寄生容量の回路への影響を防
止できる起動回路を実現することにある。
［考案の構成］ この目的を達成する本考案は、電源供給ラインとコモン
ライン間に、ゲートをコモンラインに接続したＪ−ＦＥ
Ｔと定電流回路とを直列接続させ、前記Ｊ−ＦＥＴのド
レイン電流をバンドギャップレファレンス電圧を発生さ
せる回路に流し、該回路を起動させるようにしたことを
特徴とするものである。
ライン間に、ゲートをコモンラインに接続したＪ−ＦＥ
Ｔと定電流回路とを直列接続させ、前記Ｊ−ＦＥＴのド
レイン電流をバンドギャップレファレンス電圧を発生さ
せる回路に流し、該回路を起動させるようにしたことを
特徴とするものである。
［実施例］ 以下、図面を参照し本考案の実施例を詳細に説明する。
第２図は、本考案に係る回路の一例を示す接続図であ
る。この回路において、第１図回路の各部分と対応する
部分は、同一符号を付して示した。破線で囲んだ部分
が、本考案で特徴としている起動回路で、ゲートがコモ
ンラインＣＯＭに接続されたＪ−ＦＥＴＱ1と、トラン
ジスタＱ7，Ｑ8よりなる定電流回路ＣＩとの直列回路で
構成され、この直列回路は、電源供給ラインＶSとコモ
ンラインＣＯＭとの間に接続されている。そして、Ｊ−
ＦＥＴＱ1のドレイン電流ＩＤをトランジスタＱ2〜Ｑ5
からなるレファレンス発生回路に流し込むようにしてい
る。
る。この回路において、第１図回路の各部分と対応する
部分は、同一符号を付して示した。破線で囲んだ部分
が、本考案で特徴としている起動回路で、ゲートがコモ
ンラインＣＯＭに接続されたＪ−ＦＥＴＱ1と、トラン
ジスタＱ7，Ｑ8よりなる定電流回路ＣＩとの直列回路で
構成され、この直列回路は、電源供給ラインＶSとコモ
ンラインＣＯＭとの間に接続されている。そして、Ｊ−
ＦＥＴＱ1のドレイン電流ＩＤをトランジスタＱ2〜Ｑ5
からなるレファレンス発生回路に流し込むようにしてい
る。
ここで、回路が起動可能なＪ−ＦＥＴＱ1の条件は、飽
和電流（ＩＤＳＳ）によって決まる。
和電流（ＩＤＳＳ）によって決まる。
すなわち、Ｅref端子の電圧がＶE（Ｖ）にて回路が起動
すると考えると、抵抗Ｒ2を流れる電流ＩＲは（１）式
の通りとなる。
すると考えると、抵抗Ｒ2を流れる電流ＩＲは（１）式
の通りとなる。
ＩＲ＝ＶE／Ｒ2…（１） また、トランジスタＱ3のｈFEをｈFEＱ3とすると、ドレ
イン電流ＩＤは（２）式の通りとなる。
イン電流ＩＤは（２）式の通りとなる。
ＩＤ＝ＩＲ／ｈFEＱ3 ＝（ＶE／Ｒ2）／ｈFEＱ3…（２） 従って、Ｊ−ＦＥＴＱ1の飽和電流ＩＤＳＳが ＩＤＳＳ≧（ＶE／Ｒ2）／ｈFEＱ3 の時、起動することになる。
第３図は、本考案の回路において、Ｊ−ＦＥＴＱ1のド
レイン電流ＩＤをＩＤ≧１μＡとした時の起動特性を示
した特性線図である。
レイン電流ＩＤをＩＤ≧１μＡとした時の起動特性を示
した特性線図である。
この実験結果から明らかなように、温度によって多少変
動はあるものの、起動電圧（電源供給ラインＶaの電
圧）は、９〜１０Ｖであった。
動はあるものの、起動電圧（電源供給ラインＶaの電
圧）は、９〜１０Ｖであった。
［考案の効果］ 以上説明したように、本考案の起動回路は、次のような
特長がある。
特長がある。
（ａ）Ｊ−ＦＥＴＱ1の条件として、上限がないためプ
ロセスマージンが大きくなり、歩留りを向上できる。
ロセスマージンが大きくなり、歩留りを向上できる。
（ｂ）Ｊ−ＦＥＴＱ1において寄生容量があっても、回
路のクリティカルなラインに影響を与えないため、低周
波のポールは発生せず、発振の要因を除去できる。
路のクリティカルなラインに影響を与えないため、低周
波のポールは発生せず、発振の要因を除去できる。
なお、定電流回路を構成しているラテカルＰＮＰトラン
ジスタＱ7，Ｑ8は寄生容量が小さく、低周波のポールは
発生しない。
ジスタＱ7，Ｑ8は寄生容量が小さく、低周波のポールは
発生しない。
第１図は従来回路の一例を示す接続図、第２図は本考案
回路の一実施例を示す接続図、第３図は起動特性を示す
線図である。 Ｑ1…Ｊ−ＦＥＴ、ＣＩ…定電流回路 ＶS…電源供給ライン、ＣＯＭ…コモンライン Ｑ3，Ｑ4，Ｑ5…レファレンス発生部 Ａ1…差動増巾回路
回路の一実施例を示す接続図、第３図は起動特性を示す
線図である。 Ｑ1…Ｊ−ＦＥＴ、ＣＩ…定電流回路 ＶS…電源供給ライン、ＣＯＭ…コモンライン Ｑ3，Ｑ4，Ｑ5…レファレンス発生部 Ａ1…差動増巾回路
Claims (1)
- 【請求項１】ベースが共通に接続されると共に互いのコ
レクタが電源供給ラインに接続され一方のエミッタより
電圧Ｖａを取り出し他方のエミッタより電圧Ｖｒｅｆを
取り出す一対のトランジスタＱ３、Ｖｒｅｆ端子とコモ
ンラインとの間に接続された抵抗の分圧点に接続され電
圧Ｅｒｅｆを取り出す端子、そのコレクタが電源供給ラ
インに接続されエミッタがトランジスタＱ３のベースに
接続されたトランジスタＱ２、互いのベースが前記抵抗
の分圧点に接続されると共にエミッタがコモンラインに
接続されコレクタがトランジスタＱ２のエミッタに接続
されたトランジスタＱ４，Ｑ５、入力端子がトランジス
タＱ４，Ｑ５のコレクタに接続され出力端子がトランジ
スタＱ２のベースに接続された増幅器Ａ１、及び 電源供給ラインにエミツタが接続されベースが共通に接
続されたトランジスタＱ７とＱ８を備え、トランジスタ
Ｑ７のコレクタをトランジスタＱ４とＱ５のコレクタに
接続すると共にトランジスタＱ８のコレクタをゲートが
コモンラインに接続されたＪ−ＦＥＴを介してコモンラ
インに接続してなる起動回路 を具備した基準電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798184U JPH0620173Y2 (ja) | 1984-03-30 | 1984-03-30 | 起動回路を有する基準電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4798184U JPH0620173Y2 (ja) | 1984-03-30 | 1984-03-30 | 起動回路を有する基準電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164224U JPS60164224U (ja) | 1985-10-31 |
| JPH0620173Y2 true JPH0620173Y2 (ja) | 1994-05-25 |
Family
ID=30563801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4798184U Expired - Lifetime JPH0620173Y2 (ja) | 1984-03-30 | 1984-03-30 | 起動回路を有する基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620173Y2 (ja) |
-
1984
- 1984-03-30 JP JP4798184U patent/JPH0620173Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60164224U (ja) | 1985-10-31 |
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