JPH0620182Y2 - 電源状態保持回路 - Google Patents

Description

【考案の詳細な説明】 〔概要〕 電源装置の電源投入切断を制御する電源制御部の保守交
換時に、その電源状態を保持する電源状態保持回路に関
し、 電源制御部の抜去時に、簡単な構成で、電源装置の電源
投入状態を保持することを目的とし、 電源制御部が設定する電源制御信号に応じて電源の投入
切断が制御される電源装置において、電源制御部の抜去
期間には装着期間と高低が逆の論理レベルを持つ接続検
出信号が入力され、前記電源制御部の抜去時には前記接
続検出信号の論理レベルの逆転時刻よりも前記電源制御
信号の論理レベルの逆転時刻を遅らせ、前記電源制御部
の装着時には前記電源制御信号の論理レベルの逆転時刻
よりも前記接続検出信号の論理レベルの逆転時刻を遅ら
せる遅延回路と、この遅延回路を介した電源制御信号を
データ入力とし、同じくこの遅延回路を介した接続検出
信号をラッチ入力として前記抜去期間に電源制御信号の
論理レベルを前記装着期間の論理レベルに保持するラッ
チ回路とを備えた構成とする。

〔産業上の利用分野〕

本考案は、電源装置の電源投入切断を制御する電源制御
部の保守交換時に、その電源状態を保持する電源状態保
持回路に関する。

〔従来の技術〕

高信頼性システムや近年重視されている耐障害コンピュ
ータ（ＦＴＣ）では、システムの運用中すなわち電源投
入中に保守作業ができることがシステム構成上で必要な
条件となっている。

電源装置は、電源制御部により電源投入切断の動作が制
御されているが、電源投入中にこの電源制御部を保守交
換する場合には、電源装置に電源投入状態を固定するた
めに設けられているスイッチを操作し、電源投入状態を
保持した上で電源制御部を抜去する必要があった。

〔考案が解決しようとする課題〕

ところが、電源制御部の保守交換に先立って、スイッチ
操作により電源投入状態を保持させなければならない作
業は面倒であるとともに、そのスイッチの誤操作あるい
は操作忘れがあった場合には、電源制御部の抜去に伴っ
て電源装置に不用意な電源切断が引き起こされることが
あった。

一方、電源制御部が電源投入および切断時にそれぞれ単
発のパルス信号を送出し、電源装置の電源投入切断を制
御する構成をとることにより、電源制御部の抜去時に電
源装置の電源投入状態を固定する操作を不要にする方法
がある。

しかし、単発のパルス信号はノイズその他と区別がつか
ない場合があり、電源投入切断を制御する従来のレベル
信号に比べて信頼性の点で問題があった。すなわち、こ
のようなパルス信号により制御される電源装置では、ノ
イズ対策が大きな課題になっている。

本考案は、電源制御部の保守交換時に、電源投入状態に
ある電源装置の電源状態を簡単な構成で保持させること
ができる電源状態保持回路を提供することを目的とす
る。

〔課題を解決するための手段〕

第１図は、本考案の原理ブロック図である。

電源装置１３は、電源制御部１１が設定する電源制御信
号に応じて電源の投入切断が制御される構成である。

接続検出信号は、電源制御部１１の抜去期間に装着期間
と高低が逆の論理レベルをもつ信号である。

遅延回路１５は、電源制御部１１の抜去時に接続検出信
号の論理レベルの逆転時刻よりも電源制御信号の論理レ
ベルの逆転時刻を遅らせ、電源制御部１１の装着時には
電源制御信号の論理レベルの逆転時刻よりも前記接続検
出信号の論理レベルの逆転時刻を遅らせる構成である。

ラッチ回路１７は、この遅延回路１５を介した電源制御
信号をデータ入力し、同じくこの遅延回路を介したの接
続検出信号をラッチ入力として抜去期間に電源制御信号
の論理レベルを前記装着期間の論理レベルに保持する構
成である。

〔作用〕

本考案は、遅延回路１５により、電源制御部１１の抜去
期間の電源制御信号の論理レベルの逆転時刻を接続検出
信号の論理レベル逆転時刻に対して相対的に抜去時に遅
く装着時に早くさせることができる。

したがって、この接続検出信号により安定にラッチ状態
となるラッチ回路１７により、電源制御部１１の抜去期
間は電源制御信号の論理レベルの反転が禁止され、抜去
時点における電源状態を保持することができる。すなわ
ち、電源投入状態にある電源装置１３は、電源制御部１
１の抜去があっても、格別の操作をすることなく電源投
入状態を保持することができる。

〔実施例〕

以下、図面に基づいて本考案の実施例について詳細に説
明する。

第２図は、本考案の実施例構成を示すブロック図であ
る。

図において、電源制御部２１と電源装置２３は、それぞ
れ所定のコネクタ２２，２４を介して、電源制御信号
（以下、「ＰＯＮ」という。）線２５および接続検出信
号（以下「ＩＮＳ」という。）線２７で接続される。

電源装置２３の電源状態保持回路３０は、ＰＯＮ線２５
に接続されるＰＯＮ遅延回路３１と、ＩＮＳ線２７に接
続されるＩＮＳ遅延回路３３と、ＰＯＮ遅延回路３１の
出力をデータ入力とし、ＩＮＳ遅延回路３３の出力をラ
ッチ入力とし、電源投入あるいは切断を行う起動信号
（以下、「ＰＷＲ」という。）を出力するラッチ回路３
５とにより構成される。

ＰＯＮ遅延回路３１は、二つの抵抗器と一方が接地され
たコンデンサをＴ型に接続し、ダイオードが入力側の抵
抗器に並列にカソードを入力側にして接続される。ＩＮ
Ｓ遅延回路３３は、二つの抵抗器と一方が接地されたコ
ンデンサをＴ型に接続し、ダイオードが入力側の抵抗器
に並列にアノードを入力側にして接続される。

また、各コネクタ２２，２４に接続される各信号線は、
電源装置内のプルアップ抵抗により所定の電圧にプルア
ップされる。

ここで、ＰＯＮはレベル信号であり、ローレベル（以
下、「“Ｌ”」で示す。）で投入、ハイレベル（以下、
「“Ｈ”」で示す。）で切断を示す。電源制御部２１内
で接地されているＩＮＳは、“Ｌ”でコネクタ接続、
“Ｈ”でコネクタを外した状態を示す。また、ラッチ回
路３５は、ラッチ入力（ＩＮＳ）がハイレベルのときに
出力を保持し、データ入力（ＰＯＮ）を無視する。

表は、ラッチ回路３５の動作を示す。

第３図は、遅延回路の動作を説明するタイムチャートで
ある。

ＰＯＮ遅延回路３１は、第３図(a)に示すように、入力
信号（ＰＯＮ）が立ち上がるときに出力信号に遅延が生
ずる。また、ＩＮＳ遅延回路３３は、第３図(b)に示す
ように、入力信号（ＩＮＳ）が立ち下がるときに出力信
号に遅延が生ずる。

なお、このような動作をする遅延回路であれば、第２図
に示した回路構成には限定されない。

第４図は、本考案実施例の動作シーケンスを説明するタ
イムチャートである。

以下、第２図および第４図を参照して、本考案実施例の
動作について説明する。

電源制御部２１と電源装置２３が接続されている状態で
は、ＩＮＳは、電源制御部２１内で接地されているので
“Ｌ”となり、電源装置２３のラッチ回路３５は非ラッ
チ状態にある。

このときに、電源制御部２１の電源投入制御により、Ｐ
ＯＮが“Ｌ”になると、この信号はＰＯＮ遅延回路３１
を介して、ほとんど遅延のないままラッチ回路３５のデ
ータ入力となる。したがって、ラッチ回路３５から出力
されるＰＷＲが直ちに“Ｌ”となり、電源が投入され
る。

この電源投入中に、電源制御部２１を保守交換するため
にそのコネクタ２２が外されると（電源制御部抜去）、
ＰＯＮ線２５およびＩＮＳ線２７がともにオープン状態
となるが、電源状態保持回路３０内のプルアップ抵抗に
よりＰＯＮおよびＩＮＳはともに“Ｈ”になる。

“Ｈ”となったＰＯＮは、ＰＯＮ遅延回路３１内部のダ
イオードが逆バイアス状態となり、同ダイオードの両端
に接続された抵抗から片側が接地されたコンデンサを充
電する積分時定数により遅れて、ＰＯＮ（データ入出
力）が“Ｈ”に変化する。

又、“Ｈ”となったＩＮＳは、ＩＮＳ遅延回路３３内部
のダイオードが順バイアス状態となり、同ダイオードを
通じて片側が接地されたコンデンサを即座に充電するた
め、ＩＮＳ（ラッチ入力）は即座に“Ｈ”に変化する。
この相互作用により、ＰＯＮ（データ入力）はＩＮＳ
（ラッチ入力）より遅れてラッチ回路３５に入力される
（第４図）。したがって、ラッチ回路３５は、ＰＯＮ
が変化するよりも早くラッチ状態となるので、ＰＷＲは
投入状態（“Ｌ”）で保持される。

電源制御部２１のコネクタ２２が接続されると（電源制
御部装着）、ＰＯＮおよびＩＮＳは再び“Ｌ”となる。
“Ｌ”となったＩＮＳは、ＩＮＳ遅延回路３３内部のダ
イオードが逆バイアス状態となり、同ダイオードの両端
に接続された抵抗により片側が接地されたコンデンサを
放電する積分時定数により遅れて、ＩＮＳ（ラッチ入
力）が“Ｌ”に変化する。

又、“Ｌ”となったＰＯＮは、ＰＯＮ遅延回路３１内部
のダイオードが順バイアス状態となり、同ダイオードを
通じて片側が接地されたコンデンサを即座に放電するた
め、ＰＯＮ（データ入力）は即座に“Ｌ”に変化する。
ＰＯＮ遅延回路３１およびＩＮＳ遅延回路３３の相互作
用により、今度はＩＮＳ（ラッチ入力）がＰＯＮ（デー
タ入力）より遅れてラッチ回路３５に入力される（第４
図）ので、ラッチ回路３５の出力（ＰＷＲ）が変化す
ることはない。

電源切断制御はＰＯＮを“Ｈ”にするが、ＰＯＮはＰＯ
Ｎ遅延回路３１の作用で所定時間遅延されてラッチ回路
３５のデータ入力となり、投入制御時とは逆の動作によ
りＰＷＲが“Ｈ”となり、電源が切断される。なお、こ
の切断動作にはＰＯＮ遅延回路３１による遅延が生じる
が、特に電源装置２３の支障になることはない。

また、電源切断中における電源制御部２１の抜去は、Ｐ
ＯＮ（データ入力）が“Ｈ”のままであるので、ＩＮＳ
（ラッチ入力）の変化はラッチ回路３５の出力（ＰＷ
Ｒ）に影響がなく、電源切断状態（ＰＷＲ＝“Ｈ”）が
保持される。

なお、本実施例におけるＰＯＮおよびＩＮＳの一方ある
いは両方の論理を反転させたものであっても、同様に本
考案の電源状態保持回路３０を実現することができる。
ただし、この場合には、電源制御部２１の抜去期間にお
けるＰＯＮの論理反転をＩＮＳの論理反転に対して、相
対的に抜去時に遅く装着時に早くさせるように、各遅延
回路３１，３３を適宜構成する必要がある。たとえば、
ＩＮＳの論理を反転させた場合には、ＩＮＳ遅延回路３
３は、ＰＯＮ遅延回路３１と同様の構成となる。

また、本考案の電源状態保持回路が用いられる電源装置
２３は、レベル信号（ＰＯＮ）により動作する構成であ
るので、ノイズその他には十分な耐性を有しているが、
コネクタ２４と各遅延回路３１，３３との間に、それぞ
れ公知の簡単なノイズフィルタを挿入することにより、
ラッチ回路３５の誤動作を回避することができる。

〔考案の効果〕

本考案は、電源投入状態にある電源装置から電源制御部
を抜去しても、その電源状態が自動的に保持される構成
になっている。したがって、電源投入中に電源制御部を
保守交換する場合には、スイッチその他の操作が不要に
なるので、操作ミスによる電源装置の誤切断などを容易
に防止することができる。

【図面の簡単な説明】

第１図は本考案の原理ブロック図、 第２図は本考案の実施例構成を示すブロック図、 第３図は各遅延回路の動作を説明するタイムチャート、 第４図は本考案実施例の動作シーケンスを説明するタイ
ムチャートである。 図において、 １１は電源制御部、 １３は電源装置、 １５は遅延回路、 １７はラッチ回路、 ２１は電源制御部、 ２２，２４はコネクタ、 ２３は電源装置、 ２５は投入切断制御信号（ＰＯＮ）線、 ２７はコネクタ接続検出信号（ＩＮＳ）線、 ３０は電源状態保持回路、 ３１はＰＯＮ遅延回路、 ３３はＩＮＳ遅延回路、 ３５はラッチ回路である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】電源制御部（１１）が設定する電源制御信
   号に応じて電源の投入切断が制御される電源装置（１
   ３）において、 前記電源制御部（１１）の抜去期間に論理反転する接続
   信号が入力され、 前記電源制御部（１１）の抜去時に前記接続検出信号に
   対して前記電源制御信号の論理反転を遅らせ、前記電源
   制御部（１１）の装着時に前記電源制御信号に対して前
   記接続検出信号の論理反転を遅らせることにより、前記
   電源制御部が抜去られた瞬間に電源の投入状態が遷移し
   ないための遅延回路（１５）と、 この遅延回路（１５）を介した電源制御信号をデータ入
   力とし、同様の接続検出信号をラッチ入力として前記抜
   去期間に電源制御信号の論理状態を保持するラッチ回路
   （１７）と、 同ラッチ回路（１７）により電源装置の投入あるいは切
   断を行う起動信号と、 を備えたことを特徴とする電源状態保持回路。