JPS59109955A - プロセツサ自動再始動回路 - Google Patents
プロセツサ自動再始動回路Info
- Publication number
- JPS59109955A JPS59109955A JP58225343A JP22534383A JPS59109955A JP S59109955 A JPS59109955 A JP S59109955A JP 58225343 A JP58225343 A JP 58225343A JP 22534383 A JP22534383 A JP 22534383A JP S59109955 A JPS59109955 A JP S59109955A
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- JP
- Japan
- Prior art keywords
- signal
- processor
- reset
- input terminal
- output
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Electronic Switches (AREA)
- Retry When Errors Occur (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子機器内に組込み使用するプロセッサの自動
再始動回路に関する。
再始動回路に関する。
背景技術とその問題点
デジタル・プロセッサ（処理装置）は様々な用途に用い
られるようになって来ている。このようなプロセッサは
非富に複雑な装置であり、そのためそれらのプログラム
の命令（インストラクション）やコマンドを正しく実行
するために特定の開始状態を必要とする。一般に、電源
投入時、プロセッサ自身の１つ以上の電源電圧の論理積
をとることにより発生されるパワーオン・リセット・イ
ン信号によってこの特定の開始状態にされる。
られるようになって来ている。このようなプロセッサは
非富に複雑な装置であり、そのためそれらのプログラム
の命令（インストラクション）やコマンドを正しく実行
するために特定の開始状態を必要とする。一般に、電源
投入時、プロセッサ自身の１つ以上の電源電圧の論理積
をとることにより発生されるパワーオン・リセット・イ
ン信号によってこの特定の開始状態にされる。
例えばインテル社製８０８５Ａマイクロプロセツサの如
き大部分のプロセッサではこのリセット・イン信号はプ
ロセッサの内部特性によって決まる特定のパルス幅を有
するパルスの形式で与えられる。
き大部分のプロセッサではこのリセット・イン信号はプ
ロセッサの内部特性によって決まる特定のパルス幅を有
するパルスの形式で与えられる。
そして、電源投入後、リセット・イン信号を発生した電
源は、通常そのままオンされているので、必要な時間経
過後プロセッサ自身あるいは補助回路によりリセット・
アウト信号を発生し、リセット・イン信号を論理的に除
去するようにしている。
源は、通常そのままオンされているので、必要な時間経
過後プロセッサ自身あるいは補助回路によりリセット・
アウト信号を発生し、リセット・イン信号を論理的に除
去するようにしている。
ところが、ランダムな静電気放電、電源始動時の問題、
あるいは修理者によるデータ・バスの一時的短絡等の種
々の原因により、プロセッサのハードウェアが一時的に
妨害を受ける戊れがある。
あるいは修理者によるデータ・バスの一時的短絡等の種
々の原因により、プロセッサのハードウェアが一時的に
妨害を受ける戊れがある。
不幸にも、一度このような界雷が生じると、プロセッサ
はその妨害がなくなったあとも正規の動作に戻ることが
できない。プロセッサ全体への電源を手動でオフしたあ
と再びオンして新しいリセット・イン信号を発生させな
い限りプロセッサはＩＥ富な動作に戻れないので、この
ような状態はしばしば”暴走状Ｗ ＣｇｅＬＬｉｎｇ
１ｏｓｔ） ”と１・１′ばれる。
はその妨害がなくなったあとも正規の動作に戻ることが
できない。プロセッサ全体への電源を手動でオフしたあ
と再びオンして新しいリセット・イン信号を発生させな
い限りプロセッサはＩＥ富な動作に戻れないので、この
ような状態はしばしば”暴走状Ｗ ＣｇｅＬＬｉｎｇ
１ｏｓｔ） ”と１・１′ばれる。
発明の目的
本発明の目的は、プロセッサの異常状態を検知し、自動
的にプロセッサのりセラ１−を行わせるようにするプロ
セッサ自動再始動回路を提供することにある。
的にプロセッサのりセラ１−を行わせるようにするプロ
セッサ自動再始動回路を提供することにある。
発明のＩｌ！ｌＩ要
本発明は、プロセッサが“暴走”した場合、プロセッサ
を手動でリセットする必要性をなくするものである。本
発明では、プロセン４ノ・のプ１：１グラム実行を間接
的に監視するリセット１ｒｉｌ Ｉ＋’３が設けられ、
プログラムが市常に実行され”ζいない場合、その異常
状態を検出し、自動的にハードウェアの１１１始動を行
う。従って、異常が発／１フシた場合、操作者はもはや
手動でプロセッサをリセットする必要がない。
を手動でリセットする必要性をなくするものである。本
発明では、プロセン４ノ・のプ１：１グラム実行を間接
的に監視するリセット１ｒｉｌ Ｉ＋’３が設けられ、
プログラムが市常に実行され”ζいない場合、その異常
状態を検出し、自動的にハードウェアの１１１始動を行
う。従って、異常が発／１フシた場合、操作者はもはや
手動でプロセッサをリセットする必要がない。
この再始動回路は、インクラブド・アクノリッジ信号の
如きプロセッサによっ°ζ規則的に供給される信号を監
視し、このプロセッサ信号のデユーティ・サイクルに比
例した直流電化を発４トする。
如きプロセッサによっ°ζ規則的に供給される信号を監
視し、このプロセッサ信号のデユーティ・サイクルに比
例した直流電化を発４トする。
この直流電圧はアナログ比較器によって基準電圧と比較
される。プロセッサ信号が規則正しく錐持されている限
り、比較器の出力論理信号は第１の論理状態“真”にな
っ′ζいる。もし、このプロセッサ信号のデユーティ・
サイクルがある要因によって変化すると、比較器の出力
信号は第２の論理状態“偽”に変わる。比較器の“偽”
論理状態は、プロセッサ・リセット線に供給され、自動
的にプロセッサをリセットする。
される。プロセッサ信号が規則正しく錐持されている限
り、比較器の出力論理信号は第１の論理状態“真”にな
っ′ζいる。もし、このプロセッサ信号のデユーティ・
サイクルがある要因によって変化すると、比較器の出力
信号は第２の論理状態“偽”に変わる。比較器の“偽”
論理状態は、プロセッサ・リセット線に供給され、自動
的にプロセッサをリセットする。
その後、プロセッサ自身あるいは正常な補助回路がリセ
ット・アウト信号を発生ずる。この回路は、リセット・
アウト信号により適切な再始動に必要なりセント・イン
信号を終了させるだけでなく、比較器に安定動作を行わ
せるためのヒステリシスを生しさせる。
ット・アウト信号を発生ずる。この回路は、リセット・
アウト信号により適切な再始動に必要なりセント・イン
信号を終了させるだけでなく、比較器に安定動作を行わ
せるためのヒステリシスを生しさせる。
実施例
以下、この発明の一実施例を第１図及び第２図に基づい
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成をボずもので、同図におい
て、（４５）はセット人力１ｌ−（Ｓ及びリセット入力
端子Ｒを有するＤフリップフロップであって、このフリ
ップフロップ（４５）はそのクロック入力端子ＣＫにク
ロック信号発生手段、例えば無安定マルチバイブレーク
（３５）からのクロック信号（３０）を受ける。クロッ
ク信＠ （３０）は本実施例では約１５ｍ５の周期を有
する。フリップフロップ（４５）の入力端子りは接地さ
れ、リセット入力端子Ｒは＋５Ｖの電源に接続されてい
る。またフリップフロップ（４５）はクロック信号（３
０）の立上りで反転出力端子Ｑにインタラブド信号を発
生する。このインタラブド信号はプロセッサ（図示せず
）のインクラブド入力端子にイハ給される。正゛帛動作
時、インタラブド信号を受けると、例えば８０８５Ａプ
ロセツサは直ちにインクラブド・アクノリッジ信号（４
０）を出力する。他のプロセッサにおいても同様の信号
が利用できる。インクラブド・アクノリッジ信号（４０
）はフリップフロップ（４５）のセント入力端子Ｓに与
えられ、反転出力端子Ｑのインクラブド信号を解除する
。１対のＮＡＮＤゲート０（１１及び（２０）は交差接
続され”ζＲ−Ｓフリップフロップ（２５）を構成する
。ＮＡＮロゲート（ＩＯｌの自由な入力端をリセット入
力端子Ｒ，ＮＡＮＩ）ゲート（２０）の自由な入力端を
セント入力端子Ｓとする。
て、（４５）はセット人力１ｌ−（Ｓ及びリセット入力
端子Ｒを有するＤフリップフロップであって、このフリ
ップフロップ（４５）はそのクロック入力端子ＣＫにク
ロック信号発生手段、例えば無安定マルチバイブレーク
（３５）からのクロック信号（３０）を受ける。クロッ
ク信＠ （３０）は本実施例では約１５ｍ５の周期を有
する。フリップフロップ（４５）の入力端子りは接地さ
れ、リセット入力端子Ｒは＋５Ｖの電源に接続されてい
る。またフリップフロップ（４５）はクロック信号（３
０）の立上りで反転出力端子Ｑにインタラブド信号を発
生する。このインタラブド信号はプロセッサ（図示せず
）のインクラブド入力端子にイハ給される。正゛帛動作
時、インタラブド信号を受けると、例えば８０８５Ａプ
ロセツサは直ちにインクラブド・アクノリッジ信号（４
０）を出力する。他のプロセッサにおいても同様の信号
が利用できる。インクラブド・アクノリッジ信号（４０
）はフリップフロップ（４５）のセント入力端子Ｓに与
えられ、反転出力端子Ｑのインクラブド信号を解除する
。１対のＮＡＮＤゲート０（１１及び（２０）は交差接
続され”ζＲ−Ｓフリップフロップ（２５）を構成する
。ＮＡＮロゲート（ＩＯｌの自由な入力端をリセット入
力端子Ｒ，ＮＡＮＩ）ゲート（２０）の自由な入力端を
セント入力端子Ｓとする。
このセット入力端子Ｓには、第ｕ図に示すよう”な方形
波クロック信号（３０）の如き第１タイミング信号かり
、えられる。第２Ｂ図に＞７’＜すような通電「高」レ
ベルであるパルス信号（４０）の如き第２タイミング信
号は、上述のインクラブド・アクノリッジ信号であり、
正常時はプロセッサにより規則的に供給され、クロック
信号（３０）に同期している。
波クロック信号（３０）の如き第１タイミング信号かり
、えられる。第２Ｂ図に＞７’＜すような通電「高」レ
ベルであるパルス信号（４０）の如き第２タイミング信
号は、上述のインクラブド・アクノリッジ信号であり、
正常時はプロセッサにより規則的に供給され、クロック
信号（３０）に同期している。
この第２タイミング信号がＮＡＮＤゲート００１のリセ
ット入力端子Ｒに与えられる。
ット入力端子Ｒに与えられる。
クロック信号（３０）及びパルス信号（４０）は通常プ
ロセッサ・システムに存在しているものでよい。例えば
、プロセッサ・インタラブド・サブシステム（図示セず
）内の一部がこれらを（Ｉｔ給してもよい。自、動再始
動回路の最良の動作のためには、クロック信号（３０）
はパルス信号（４０）と同じ周波数の方形波であるべき
である。但し、これら２つの人力信号（３０）及び（４
０）間に一定１１、つ周期的な関係が存在すれば、この
条件は不要である。
ロセッサ・システムに存在しているものでよい。例えば
、プロセッサ・インタラブド・サブシステム（図示セず
）内の一部がこれらを（Ｉｔ給してもよい。自、動再始
動回路の最良の動作のためには、クロック信号（３０）
はパルス信号（４０）と同じ周波数の方形波であるべき
である。但し、これら２つの人力信号（３０）及び（４
０）間に一定１１、つ周期的な関係が存在すれば、この
条件は不要である。
以トの説明においては、信号（３０）及び（，１０）
ｃａｔ最適の形状とし、論理回路部品はＴＴＩ、１゛Ｉ
シツク・ファミリーのものとする。
ｃａｔ最適の形状とし、論理回路部品はＴＴＩ、１゛Ｉ
シツク・ファミリーのものとする。
第２Ｃ図及び第２Ｄ図に示ずようなＮＡＮＩＩゲート０
０）及び（２０）の出力信号、即ち、フリップフ「トッ
プ（２５）の反転出力端子Ｑ及び出力端子Ｑからの信号
は、入力信号（３０）及び（４０）と同じ周波数を有し
且つ５０％のデユーティ・ファクタを有する。
０）及び（２０）の出力信号、即ち、フリップフ「トッ
プ（２５）の反転出力端子Ｑ及び出力端子Ｑからの信号
は、入力信号（３０）及び（４０）と同じ周波数を有し
且つ５０％のデユーティ・ファクタを有する。
抵抗器Ｒ１及びコンデンサＣ４はフリップフロップ（２
５）の反転出力端子Ｑに接続され、抵］に器Ｒ２及びコ
ンデンサＣ２はその出力端子Ｑに接続され、夫々、出力
Ｑ及びＱの低域麟；波器（５（＋）及び（６０）として
働く。フリップフロップ（２５）の出力Ｑ及びＱは５０
％のデユーティ・ファクタを有°・１゛るので、接続点
く７０）及び（８０）における低域濾波器（５０）及び
（６０）の各出力ば、ＮＡＮＯゲートＯＩルび（２０）
の高レベル出力電圧が＋５Ｖであれば、夫々約２．５■
となる。
５）の反転出力端子Ｑに接続され、抵］に器Ｒ２及びコ
ンデンサＣ２はその出力端子Ｑに接続され、夫々、出力
Ｑ及びＱの低域麟；波器（５（＋）及び（６０）として
働く。フリップフロップ（２５）の出力Ｑ及びＱは５０
％のデユーティ・ファクタを有°・１゛るので、接続点
く７０）及び（８０）における低域濾波器（５０）及び
（６０）の各出力ば、ＮＡＮＯゲートＯＩルび（２０）
の高レベル出力電圧が＋５Ｖであれば、夫々約２．５■
となる。
低域濾波器（５０）及び（６０）の出力側は夫々ダイオ
ードＤ１及びＤ２を介してアナログ比較器（１００）の
負入力端子（９０）にワイヤード・オア接続される。負
入力端子（９０）はまた、抵抗器Ｒ６を介して接地され
ると共に抵抗器Ｒ５を介して通常“低”レベルのリセッ
ト・アウト信号を受ける。第２１１図にボずようなリセ
ット・アウト信号はリセット・イン信号に応答して発生
されたプロセッサ出力信号である。従って、プロセッサ
の圧密動作のもとでは、ダイオードＤＩ、 Ｄ２の順方
向電圧降下及び抵抗器Ｒ５，Ｒ６を流れる電流のため、
負入力端子（９０）の電圧は＋２Ｖ以下となる。
ードＤ１及びＤ２を介してアナログ比較器（１００）の
負入力端子（９０）にワイヤード・オア接続される。負
入力端子（９０）はまた、抵抗器Ｒ６を介して接地され
ると共に抵抗器Ｒ５を介して通常“低”レベルのリセッ
ト・アウト信号を受ける。第２１１図にボずようなリセ
ット・アウト信号はリセット・イン信号に応答して発生
されたプロセッサ出力信号である。従って、プロセッサ
の圧密動作のもとでは、ダイオードＤＩ、 Ｄ２の順方
向電圧降下及び抵抗器Ｒ５，Ｒ６を流れる電流のため、
負入力端子（９０）の電圧は＋２Ｖ以下となる。
比較器（１００）の正入力端子（１１０）ば抵抗器Ｒ３
を介して＋５Ｖ電源に接続されると共に抵抗器ｌ？４を
介し”ζリセット・アウト信号を受ける。抵抗器Ｒ３及
び１１４は、負入力端子（９０）の正常動作電圧より大
なる電圧を正入力端子（１１０）に供給するように選択
される。この実施例では、正入力端子（１１０）の電圧
は＋２Ｖ以十でなければならない。
を介して＋５Ｖ電源に接続されると共に抵抗器ｌ？４を
介し”ζリセット・アウト信号を受ける。抵抗器Ｒ３及
び１１４は、負入力端子（９０）の正常動作電圧より大
なる電圧を正入力端子（１１０）に供給するように選択
される。この実施例では、正入力端子（１１０）の電圧
は＋２Ｖ以十でなければならない。
従って、プロセッサの１［當動作十では、比較器（１０
０）のｌ？ｌ’ｉｓＩ’！ＴＩＮ １−１１力信号は、
第２Ｇ図に示す如く動作中のプロセッサに要求されるよ
うな高論理レベルにある。異常が発生したとき、第２Ｂ
図の部分（４５）に示されている如く、パルス（Ｍ’ｉ
Ｊ （４０）は曲または低レベルに保持され、あるいは
不規則に変化する。いずれの場合もフリップフロップ（
２５）は、もはや出力端子Ｑ及びＱにデユーティ・ファ
クタ５０％の信号を雑持しない。その結果、Ｑまたはδ
信号の平均値が上昇し、これは第２Ｅ図に示す如く負入
力端子（９０）の電）１：、を１Ｅ士入力端子（１１０
）の電圧より大となし、比較器（１（１０）の出力ヲ低
レベルに落とす。この低レベルのＩｌｌ！ＳＥＴ ＩＮ
信号はプロセッサをリセットする。
０）のｌ？ｌ’ｉｓＩ’！ＴＩＮ １−１１力信号は、
第２Ｇ図に示す如く動作中のプロセッサに要求されるよ
うな高論理レベルにある。異常が発生したとき、第２Ｂ
図の部分（４５）に示されている如く、パルス（Ｍ’ｉ
Ｊ （４０）は曲または低レベルに保持され、あるいは
不規則に変化する。いずれの場合もフリップフロップ（
２５）は、もはや出力端子Ｑ及びＱにデユーティ・ファ
クタ５０％の信号を雑持しない。その結果、Ｑまたはδ
信号の平均値が上昇し、これは第２Ｅ図に示す如く負入
力端子（９０）の電）１：、を１Ｅ士入力端子（１１０
）の電圧より大となし、比較器（１（１０）の出力ヲ低
レベルに落とす。この低レベルのＩｌｌ！ＳＥＴ ＩＮ
信号はプロセッサをリセットする。
これに対し、プロセッサは第２１１図に示す如くリセッ
ト・アウト（叶ＳＥＴ ＯＵＴ ’）偵ｌＦｊを１１°
１ルヘルにして応える。正入力端子（１１０）にはコン
デンサＣ４も接続されているので、正入力端子（１１０
）上の信号は第２Ｆ図の如（＋ ５ Ｖに向ってｌｉ数
関数的（Ｉ に増加する。＋１−入力端子（１１０）Ｊ−の信号が再
び負入力端子（９０）上の信号レベルを越えたとき、比
較器（１００）の出力信号はドｆび高レベルになる。
ト・アウト（叶ＳＥＴ ＯＵＴ ’）偵ｌＦｊを１１°
１ルヘルにして応える。正入力端子（１１０）にはコン
デンサＣ４も接続されているので、正入力端子（１１０
）上の信号は第２Ｆ図の如（＋ ５ Ｖに向ってｌｉ数
関数的（Ｉ に増加する。＋１−入力端子（１１０）Ｊ−の信号が再
び負入力端子（９０）上の信号レベルを越えたとき、比
較器（１００）の出力信号はドｆび高レベルになる。
このようにして、Ｒ１！Ｓｒ！Ｔ ＩＮ信号は、プロセ
ッサの適切な自動再始り」のための自動再始動パルスと
なる。異常状態が継続して存在する場合は、異常がなく
なるまで一ヒ述の動作を繰返す。
ッサの適切な自動再始り」のための自動再始動パルスと
なる。異常状態が継続して存在する場合は、異常がなく
なるまで一ヒ述の動作を繰返す。
最後に、抵抗器Ｒ５を介して負入力端子（９０）に供給
されるリセット・アウト信号は、比較器（１００）にＩ
Ｆ帰還を施している。そのため、比較器（１００）の入
力端子（９０）及び（１１０）にはヒステリシスが与え
られ、阿始動回路の動作を安定にしている。
されるリセット・アウト信号は、比較器（１００）にＩ
Ｆ帰還を施している。そのため、比較器（１００）の入
力端子（９０）及び（１１０）にはヒステリシスが与え
られ、阿始動回路の動作を安定にしている。
発明の効果
本発明によれば、プロセッサが異常状態に陥ったとき手
動でリセットする必要がなくなり極めて好都合である。
動でリセットする必要がなくなり極めて好都合である。
また、プロセッサの異常はフリップフロップ（２５）の
出力のデユーティ・サイクルの変化を利用して検出する
ので、回路構成がきわめて簡単となる。
出力のデユーティ・サイクルの変化を利用して検出する
ので、回路構成がきわめて簡単となる。
０
第１図は本発明による自動再始動回路の一実施例を示す
回路し１、第２図は第１し１の回路の各部のタイミング
波形をボず図である。 図中、（２５）はＲ−Ｓフリソブフ「トップ、（３５）
は無安定マルチバイブレーク、（４５）はＤフリップフ
ロップ、（５０） 、 （６０）は低域濾波器、（１
００）は比較器である。 １
回路し１、第２図は第１し１の回路の各部のタイミング
波形をボず図である。 図中、（２５）はＲ−Ｓフリソブフ「トップ、（３５）
は無安定マルチバイブレーク、（４５）はＤフリップフ
ロップ、（５０） 、 （６０）は低域濾波器、（１
００）は比較器である。 １
Claims (1)
- 規則的なインタラブド信号を発生するインクラブド信号
発生手段と、該インクラブド信号発生手段からのインク
ラブド信号に応答してプロセッサから出力されるプロセ
ッサ信号の非規則性を検出する検出手段を設け、該検出
手段の出力により異常発生時に自動的に上記プロセッサ
をリセットするようにしたプロセッサ自動再始動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/445,342 US4513417A (en) | 1982-11-29 | 1982-11-29 | Automatic processor restart circuit |
| US445342 | 1982-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59109955A true JPS59109955A (ja) | 1984-06-25 |
| JPH0120777B2 JPH0120777B2 (ja) | 1989-04-18 |
Family
ID=23768551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225343A Granted JPS59109955A (ja) | 1982-11-29 | 1983-11-29 | プロセツサ自動再始動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4513417A (ja) |
| JP (1) | JPS59109955A (ja) |
| DE (1) | DE3342740C2 (ja) |
| FR (1) | FR2536878B1 (ja) |
| GB (1) | GB2133593B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219633A (ja) * | 1982-06-14 | 1983-12-21 | Alps Electric Co Ltd | マイコン化エンコ−ダを有するキ−ボ−ド |
| FR2539887B1 (fr) * | 1983-01-20 | 1985-07-26 | Tech Europ Commutation | Procede pour assurer la securite du fonctionnement d'un automate programmable et automate pour la mise en oeuvre du procede |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
| US4618953A (en) * | 1984-05-01 | 1986-10-21 | Pitney Bowes Inc. | Watchdog circuit |
| US4689766A (en) * | 1984-11-16 | 1987-08-25 | Zenith Electronics Corporation | System for resetting the operation of a signal processing device upon the failure of accessng a predetermined memory location within a predetermined time interval |
| US4627060A (en) * | 1984-11-29 | 1986-12-02 | Baxter Travenol Laboratories, Inc. | Watchdog timer |
| US4674038A (en) * | 1984-12-28 | 1987-06-16 | International Business Machines Corporation | Recovery of guest virtual machines after failure of a host real machine |
| CA1238102A (en) * | 1985-07-22 | 1988-06-14 | Joseph T. Woyton | Variable speed drive |
| JPH01159716A (ja) * | 1987-12-16 | 1989-06-22 | Alpine Electron Inc | マイコンのリセット回路 |
| US4982404A (en) * | 1988-10-12 | 1991-01-01 | American Standard Inc. | Method and apparatus for insuring operation of a multiple part system controller |
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