JPH0620277B2 - 電荷結合素子の信号処理回路 - Google Patents
電荷結合素子の信号処理回路Info
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- JPH0620277B2 JPH0620277B2 JP60280616A JP28061685A JPH0620277B2 JP H0620277 B2 JPH0620277 B2 JP H0620277B2 JP 60280616 A JP60280616 A JP 60280616A JP 28061685 A JP28061685 A JP 28061685A JP H0620277 B2 JPH0620277 B2 JP H0620277B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷結合素子の信号処理回路に関する。
（従来の技術） 電荷結合素子（以後ＣＣＤと記す）の雑音源には固定パ
ターン雑音、信号電流や暗電流によるショット雑音、リ
セット雑音、出力アンプの雑音等がある。とりわけ近年
のＣＣＤ固体撮像素子ではチップサイズが縮小化されか
つ多画素化される傾向にあるため、これに伴う信号量の
減少に対処して、これら雑音を低減させることが強く望
まれる。
ターン雑音、信号電流や暗電流によるショット雑音、リ
セット雑音、出力アンプの雑音等がある。とりわけ近年
のＣＣＤ固体撮像素子ではチップサイズが縮小化されか
つ多画素化される傾向にあるため、これに伴う信号量の
減少に対処して、これら雑音を低減させることが強く望
まれる。
上記雑音のうち、リセット雑音および出力アンプ雑音の
低減成分を低減させるＣＣＤの信号処理回路として相関
二重サンプリング（以後ＣＤＳと記す）回路が知られて
いる（アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキット〔IEEE Journal of Soli
d−State Circuits〕第ＳＣ−９巻、１号、１〜１３ペ
ージ、１９７４年２月）。このＣＤＳ回路は、第３図に
示すごとく、ＣＣＤ１０１の出力端に接続されたバッフ
ァアンプ１０２と、カップリングコンデンサ１０３とス
イッチ１０４および直流電圧源１０５とから成るクラン
プ回路１０６と、信号を次段に伝えるためのバッファア
ンプ１０７と、スイッチ１０８とホールドコンデンサ１
０９とから成るサンプルホールド回路１１０と、出力ア
ンプ１１１とで構成されている。本ＣＤＳ回路の動作を
第４図に示すタイミングチャートを使って説明する。ま
ず時刻ｔ41〜ｔ42ではクランプ回路１０６のスイッチ１
０４に印加されているクランプパルスφCがオン状態と
なるため、ＣＣＤ出力信号のフィードスルーレベル１は
直流電圧源１０５の電位ＶＣにクランプされる。次に時
刻ｔ43〜ｔ44ではクランプパルスφC がオフし、代って
サンプルホールド回路１１０のスイッチ１０８に印加さ
れているサンプルパルスφS がオン状態となるため、Ｃ
ＣＤ出力信号の信号レベル１はホールドコンデンサ１０
９に伝達・保持され、出力アンプ１１１を介して外部へ
出力される。時刻ｔ45〜ｔ46ではクランプパルスφC が
再びオン状態となるため、ＣＣＤ出力信号のフィールド
スルーレベル２は電位ＶC にクランプされる。次いで時
刻ｔ47〜ｔ48ではサンプルパルスφS が再びオン状態と
なるため、時刻ｔ44〜ｔ47の間信号レベル１を保持して
きたホールドコンデンサ１０９は代わって信号レベル２
を保持するようになり、以後、同様な動作が繰り返され
る。以上の動作に従えば、ＣＤＳ回路ではたとえフィー
ルドスルーレベル１とフィールドスルーレベル２の電位
が異なっていても、この電位差は外部に出力されず、フ
ィールドレルーレベル１と信号レベル１の電位差あるい
はフィールドスルーレベル２と信号レベル２の電位差で
あらわされるＣＣＤの正確な出力信号情報のみが出力さ
れることになる。言い換えれば、本ＣＤＳ回路を用いる
ことにより、フィールドスルーレベルのばらつきの原因
であるリセット雑音や出力アンプ雑音の低域成分が大幅
に低減される。
低減成分を低減させるＣＣＤの信号処理回路として相関
二重サンプリング（以後ＣＤＳと記す）回路が知られて
いる（アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキット〔IEEE Journal of Soli
d−State Circuits〕第ＳＣ−９巻、１号、１〜１３ペ
ージ、１９７４年２月）。このＣＤＳ回路は、第３図に
示すごとく、ＣＣＤ１０１の出力端に接続されたバッフ
ァアンプ１０２と、カップリングコンデンサ１０３とス
イッチ１０４および直流電圧源１０５とから成るクラン
プ回路１０６と、信号を次段に伝えるためのバッファア
ンプ１０７と、スイッチ１０８とホールドコンデンサ１
０９とから成るサンプルホールド回路１１０と、出力ア
ンプ１１１とで構成されている。本ＣＤＳ回路の動作を
第４図に示すタイミングチャートを使って説明する。ま
ず時刻ｔ41〜ｔ42ではクランプ回路１０６のスイッチ１
０４に印加されているクランプパルスφCがオン状態と
なるため、ＣＣＤ出力信号のフィードスルーレベル１は
直流電圧源１０５の電位ＶＣにクランプされる。次に時
刻ｔ43〜ｔ44ではクランプパルスφC がオフし、代って
サンプルホールド回路１１０のスイッチ１０８に印加さ
れているサンプルパルスφS がオン状態となるため、Ｃ
ＣＤ出力信号の信号レベル１はホールドコンデンサ１０
９に伝達・保持され、出力アンプ１１１を介して外部へ
出力される。時刻ｔ45〜ｔ46ではクランプパルスφC が
再びオン状態となるため、ＣＣＤ出力信号のフィールド
スルーレベル２は電位ＶC にクランプされる。次いで時
刻ｔ47〜ｔ48ではサンプルパルスφS が再びオン状態と
なるため、時刻ｔ44〜ｔ47の間信号レベル１を保持して
きたホールドコンデンサ１０９は代わって信号レベル２
を保持するようになり、以後、同様な動作が繰り返され
る。以上の動作に従えば、ＣＤＳ回路ではたとえフィー
ルドスルーレベル１とフィールドスルーレベル２の電位
が異なっていても、この電位差は外部に出力されず、フ
ィールドレルーレベル１と信号レベル１の電位差あるい
はフィールドスルーレベル２と信号レベル２の電位差で
あらわされるＣＣＤの正確な出力信号情報のみが出力さ
れることになる。言い換えれば、本ＣＤＳ回路を用いる
ことにより、フィールドスルーレベルのばらつきの原因
であるリセット雑音や出力アンプ雑音の低域成分が大幅
に低減される。
次に、最近、ＣＤＳ回路と同様に、リセット雑音や出力
アンプ雑音を低減させるＣＣＤの信号処理回路として積
分型相関二重サンプルリング（以後ＩＤＳと記す）回路
が報告されている（通信学会全大、１３４１、５−１５
８ページ、１９８５年）。このＩＤＳ回路は第５図に示
すように抵抗１２１(１２６)とサンプルスイッチ１２２
(１２７)とホールドコンデンサ１２３(１２８)およびリ
セットスイッチ１２４(１２９)とから成る積分回路１２
５(１３０)と、スイッチ１３１(１３４、１３７)とホー
ルドコンデンサ１３２(１３５、１３８)とから成る。サ
ンプルホールド回路１３３(１３６、１３９)と、差動ア
ンプ１４０とで構成されている。ここで、ＣＣＤ１４１
からの出力は、バッファアンプ１４２を介して、積分回
路１２５と１３０に同時に印加される。また積分回路１
２５の出力は、バッファアンプ１４３、１４４、１４５
を介して、サンプルホールド回路１３３と１３６に順次
接続され、差動アンプ１４０のマイナス端子に印加され
る。一方、積分回路１３０の出力は、バッファアンプ１
４６、１４７を介してサンプルホールド回路１３９に接
続され、差動アンプ１４０のプラン端子に印加される。
本ＩＤＳ回路の動作を第６図に示すタイミングチャート
を使って説明する。まず時刻ｔ61〜ｔ62では積分回路１
２５のサンプルスイッチ１２２に印加されているサンプ
ルパルスφFSがオン状態となるため、ホールドコンデン
サ１２３にはＣＣＤ出力信号のフィールドスルーレベル
に応じた電荷が充電される。このときの充電速度は抵抗
１２１（抵抗値Ｒ１）とホールドコンデンサ１２３（容
量Ｃ１）の直列接続の時定数Ｃ1Ｒ1に依存する。すなわ
ち、充電速度は時定数Ｃ1Ｒ1が小さい程速くなる。次に
時刻ｔ63〜ｔ65ではサンプルパルスφFSがオフし、代わ
ってサンプルホールド回路１３３のスイッチ１３１に印
加されているサンプルパルスφS1がオン状態となるた
め、時刻ｔ61〜ｔ62間にホールドコンデンサ１２３で積
分されたＣＣＤのフィールドスルーレベルの情報はホー
ルドコンデンサ１３２に伝達・保持される。次いで時刻
ｔ67〜ｔ68ではサンプルホールド回路１３６のスイッチ
１３４に印加されているサンプルパルスφS2がオン状態
となるため、ホールドコンデンサ１３２に保持されてい
たフィールドスルーレベルの情報はホールドコンデンサ
１３５に伝達・保持される。ところで、積分回路１２５
のホールドコンデンサ１２３に保持されていた電荷は、
時刻ｔ65〜ｔ67でリセットスイッチ１２４に印加されて
いるリセットパルスφFRがオンすることにより充電され
る。これは次の周期の積分動作に備えるためである。一
方、時刻ｔ64〜ｔ66では積分回路１３０のサンプルスイ
ッチ１２７に印加されているサンプルパルスφSSがオン
状態となるため、ホールドコンデンサ１２８にはＣＣＰ
出力信号の信号レベルに応じた電荷が充電される。この
ときの充電速度は抵抗１２６（抵抗値Ｒ2）とホールド
コンデンサ１２８（容量Ｃ2）の直列接続の時定数Ｃ2Ｒ
2に依存する。この時定数Ｃ2Ｒ2は、一般的には積分回
路１２５の時定数Ｃ1Ｒ1と等しく選ばれる。次に時刻ｔ
67〜ｔ68ではサンプルパルスφSSがオフし、代わってサ
ンプルホールド回路１３９のスイッチ１３７に印加され
ているサンプルパルスφS2がオン状態となるため、時刻
ｔ64〜ｔ66間にホールドコンデンサ１２８で積分された
ＣＣＤの信号レベルの情報は、ホールドコンデンサ１３
８に伝達・保持される。すなわち時刻ｔ67〜ｔ68からの
次の周期の時刻ｔ70にかけては、ホールドコンデンサ１
３５にはＣＣＤのフィールドスルーレベルの情報が保持
され、またホールドコンデンサ１３８にはＣＣＤの信号
レベルの情報が保持され続ける。よって差動アンプ１４
０からはフィールドスルーレベルと信号レベルの電位差
が出力される。なお、積分回路１３０のホールドコンデ
ンサ１２８に保持されていた電荷は、時刻ｔ68〜ｔ69で
リセットスイッチ１２９に印加されているリセットパル
スφSRがオンすることにより放電される。以上の動作に
従えば、ＩＤＳ回路ではフィールドスルーレベルのばら
つきの原因であるリセット雑音や出力アンプ雑音の低域
成分が大幅に低減できるばかりでなく、積分回路によっ
て出力アンプ雑音の高域成分を除去しているため、これ
ら高域成分がサンプリング動作によって低減に折り返え
されることも少なく、更なる雑音化が可能である。
アンプ雑音を低減させるＣＣＤの信号処理回路として積
分型相関二重サンプルリング（以後ＩＤＳと記す）回路
が報告されている（通信学会全大、１３４１、５−１５
８ページ、１９８５年）。このＩＤＳ回路は第５図に示
すように抵抗１２１(１２６)とサンプルスイッチ１２２
(１２７)とホールドコンデンサ１２３(１２８)およびリ
セットスイッチ１２４(１２９)とから成る積分回路１２
５(１３０)と、スイッチ１３１(１３４、１３７)とホー
ルドコンデンサ１３２(１３５、１３８)とから成る。サ
ンプルホールド回路１３３(１３６、１３９)と、差動ア
ンプ１４０とで構成されている。ここで、ＣＣＤ１４１
からの出力は、バッファアンプ１４２を介して、積分回
路１２５と１３０に同時に印加される。また積分回路１
２５の出力は、バッファアンプ１４３、１４４、１４５
を介して、サンプルホールド回路１３３と１３６に順次
接続され、差動アンプ１４０のマイナス端子に印加され
る。一方、積分回路１３０の出力は、バッファアンプ１
４６、１４７を介してサンプルホールド回路１３９に接
続され、差動アンプ１４０のプラン端子に印加される。
本ＩＤＳ回路の動作を第６図に示すタイミングチャート
を使って説明する。まず時刻ｔ61〜ｔ62では積分回路１
２５のサンプルスイッチ１２２に印加されているサンプ
ルパルスφFSがオン状態となるため、ホールドコンデン
サ１２３にはＣＣＤ出力信号のフィールドスルーレベル
に応じた電荷が充電される。このときの充電速度は抵抗
１２１（抵抗値Ｒ１）とホールドコンデンサ１２３（容
量Ｃ１）の直列接続の時定数Ｃ1Ｒ1に依存する。すなわ
ち、充電速度は時定数Ｃ1Ｒ1が小さい程速くなる。次に
時刻ｔ63〜ｔ65ではサンプルパルスφFSがオフし、代わ
ってサンプルホールド回路１３３のスイッチ１３１に印
加されているサンプルパルスφS1がオン状態となるた
め、時刻ｔ61〜ｔ62間にホールドコンデンサ１２３で積
分されたＣＣＤのフィールドスルーレベルの情報はホー
ルドコンデンサ１３２に伝達・保持される。次いで時刻
ｔ67〜ｔ68ではサンプルホールド回路１３６のスイッチ
１３４に印加されているサンプルパルスφS2がオン状態
となるため、ホールドコンデンサ１３２に保持されてい
たフィールドスルーレベルの情報はホールドコンデンサ
１３５に伝達・保持される。ところで、積分回路１２５
のホールドコンデンサ１２３に保持されていた電荷は、
時刻ｔ65〜ｔ67でリセットスイッチ１２４に印加されて
いるリセットパルスφFRがオンすることにより充電され
る。これは次の周期の積分動作に備えるためである。一
方、時刻ｔ64〜ｔ66では積分回路１３０のサンプルスイ
ッチ１２７に印加されているサンプルパルスφSSがオン
状態となるため、ホールドコンデンサ１２８にはＣＣＰ
出力信号の信号レベルに応じた電荷が充電される。この
ときの充電速度は抵抗１２６（抵抗値Ｒ2）とホールド
コンデンサ１２８（容量Ｃ2）の直列接続の時定数Ｃ2Ｒ
2に依存する。この時定数Ｃ2Ｒ2は、一般的には積分回
路１２５の時定数Ｃ1Ｒ1と等しく選ばれる。次に時刻ｔ
67〜ｔ68ではサンプルパルスφSSがオフし、代わってサ
ンプルホールド回路１３９のスイッチ１３７に印加され
ているサンプルパルスφS2がオン状態となるため、時刻
ｔ64〜ｔ66間にホールドコンデンサ１２８で積分された
ＣＣＤの信号レベルの情報は、ホールドコンデンサ１３
８に伝達・保持される。すなわち時刻ｔ67〜ｔ68からの
次の周期の時刻ｔ70にかけては、ホールドコンデンサ１
３５にはＣＣＤのフィールドスルーレベルの情報が保持
され、またホールドコンデンサ１３８にはＣＣＤの信号
レベルの情報が保持され続ける。よって差動アンプ１４
０からはフィールドスルーレベルと信号レベルの電位差
が出力される。なお、積分回路１３０のホールドコンデ
ンサ１２８に保持されていた電荷は、時刻ｔ68〜ｔ69で
リセットスイッチ１２９に印加されているリセットパル
スφSRがオンすることにより放電される。以上の動作に
従えば、ＩＤＳ回路ではフィールドスルーレベルのばら
つきの原因であるリセット雑音や出力アンプ雑音の低域
成分が大幅に低減できるばかりでなく、積分回路によっ
て出力アンプ雑音の高域成分を除去しているため、これ
ら高域成分がサンプリング動作によって低減に折り返え
されることも少なく、更なる雑音化が可能である。
（発明が解決しようとする問題点） 以上、ＣＣＤの雑音を低減させる従来の信号処理回路と
してＣＤＳ回路とＩＤＳ回路の二つについて説明した
が、前者ではリセット雑音や出力アンプ雑音の低域成分
は低減できるものの、出力アンプ雑音の高域成分がクラ
ンプ動作やサンプリング動作によって低域に折り返えさ
れるという欠点がある。また後者は上述の欠点はほぼ解
消されるものの、駆動パルスが多く、また回路が複雑で
あるために調整箇所も多く、量産品への適用は難しい。
してＣＤＳ回路とＩＤＳ回路の二つについて説明した
が、前者ではリセット雑音や出力アンプ雑音の低域成分
は低減できるものの、出力アンプ雑音の高域成分がクラ
ンプ動作やサンプリング動作によって低域に折り返えさ
れるという欠点がある。また後者は上述の欠点はほぼ解
消されるものの、駆動パルスが多く、また回路が複雑で
あるために調整箇所も多く、量産品への適用は難しい。
本発明は上述した従来の欠点を除去したもので、その目
的とするところは雑音低減効果の大きいＣＣＤの新しい
信号処理回路を提供することにある。
的とするところは雑音低減効果の大きいＣＣＤの新しい
信号処理回路を提供することにある。
（問題点を解決するための手段） 本発明によれば、電荷結合素子の出力部に接続され、こ
の電荷結合素子からの出力信号を帯域制限した上で前記
出力信号のフィールドスルーレベルを一定電位にクラン
プするソフトクランプ回路部と、このソフトクランプ回
路部の出力部に接続され、前記出力信号の信号レベルを
一定期間にわたって積分する積分回路部と、この積分回
路部の出力部に接続され、積分完了後の前記信号レベル
をサンプリングするサンプルホールド回路部と、このサ
ンプルホールド回路部の出力部に接続された出力アンプ
を備えることを特徴とする電荷結合素子の信号処理回路
が得られる。
の電荷結合素子からの出力信号を帯域制限した上で前記
出力信号のフィールドスルーレベルを一定電位にクラン
プするソフトクランプ回路部と、このソフトクランプ回
路部の出力部に接続され、前記出力信号の信号レベルを
一定期間にわたって積分する積分回路部と、この積分回
路部の出力部に接続され、積分完了後の前記信号レベル
をサンプリングするサンプルホールド回路部と、このサ
ンプルホールド回路部の出力部に接続された出力アンプ
を備えることを特徴とする電荷結合素子の信号処理回路
が得られる。
（作 用） ソフトクランプ回路部ではＣＣＤ出力信号のフィールド
スルーレベルを一定電位にクランプしているので、リセ
ット雑音や出力アンプ雑音の低域成分が除去できる。ま
た、クランプする前に帯域制限しているので、クランプ
動作による出力アンプ雑音高域成分の低域への折り返し
を小さくすることもできる。さらに、積分回路部ではＣ
ＣＤ出力信号の信号レベルに重量されている出力アンプ
雑音高域成分を除去しているため、サンプリング動作に
よる出力アンプ雑音高域成分の低域への折り返しを小さ
くできる。結果として、本発明による信号処理回路によ
れば、ＣＣＤの低雑音化が達成できるしかも回路構成も
簡単である。
スルーレベルを一定電位にクランプしているので、リセ
ット雑音や出力アンプ雑音の低域成分が除去できる。ま
た、クランプする前に帯域制限しているので、クランプ
動作による出力アンプ雑音高域成分の低域への折り返し
を小さくすることもできる。さらに、積分回路部ではＣ
ＣＤ出力信号の信号レベルに重量されている出力アンプ
雑音高域成分を除去しているため、サンプリング動作に
よる出力アンプ雑音高域成分の低域への折り返しを小さ
くできる。結果として、本発明による信号処理回路によ
れば、ＣＣＤの低雑音化が達成できるしかも回路構成も
簡単である。
（実施例） 以下、本発明の実施例について図面を用いて説明する。
第１図は本発明によるＣＣＤの信号処理回路の実施例で
あり、抵抗１とカップリングコンデンサ２とスイッチ３
および直流電圧源４とから成るソフトクランプ回路５
と、抵抗６とサンプルスイッチ７とホールドコンデンサ
８およびリセットスイッチ９とから成る積分回路１０
と、スイッチ１１とホールドコンデンサ１２とから成る
サンプルホールド回路１３と、バッファアンプ１４、１
５、１６、出力アンプ１７とで構構成されている。ここ
でＣＣＤ１８からの出力は、それぞれの段にバッファア
ンプ１４，１５，１６を介して、ソフトクランプ回路
５、積分回路１０、サンプルホールド回路１３、出力ア
ンプ１７の順に接続されている。
第１図は本発明によるＣＣＤの信号処理回路の実施例で
あり、抵抗１とカップリングコンデンサ２とスイッチ３
および直流電圧源４とから成るソフトクランプ回路５
と、抵抗６とサンプルスイッチ７とホールドコンデンサ
８およびリセットスイッチ９とから成る積分回路１０
と、スイッチ１１とホールドコンデンサ１２とから成る
サンプルホールド回路１３と、バッファアンプ１４、１
５、１６、出力アンプ１７とで構構成されている。ここ
でＣＣＤ１８からの出力は、それぞれの段にバッファア
ンプ１４，１５，１６を介して、ソフトクランプ回路
５、積分回路１０、サンプルホールド回路１３、出力ア
ンプ１７の順に接続されている。
本実施例の動作を第２図に示すタイミングチャートを使
って説明する。まず時刻ｔ1〜ｔ2ではソフトクランプ回
路５のスイッチ３に印加されているクランプパルスφC
がオン状態となるため、ＣＣＤ出力信号のフィールドス
ルーレベルは直流電圧源の電位ＶC にクランプされる。
ただし、このときクランプの速度は抵抗１（抵抗値Ｒ）
とホールドコンデンサ２（容量Ｃ）の直列接続の時定数
ＣＲに依存する。すなわち、時定数ＣＲを小さくすると
クランプの速度は上がるが、ＣＣＤの出力信号に含まれ
る雑音の高域成分が除去できなくなるため、クランプ動
作による低域への折り返し雑音成分が増加する。反対に
時定数ＣＲを大きくすると低域への折り返し雑音成分が
減るが、クランプの速度が落ちるため、クランプが掛け
らなくなる。よって時定数ＣＲはクランプが正常に掛か
る範囲で、折り返し雑音成分が最小となるよう選ばねば
ならない。
って説明する。まず時刻ｔ1〜ｔ2ではソフトクランプ回
路５のスイッチ３に印加されているクランプパルスφC
がオン状態となるため、ＣＣＤ出力信号のフィールドス
ルーレベルは直流電圧源の電位ＶC にクランプされる。
ただし、このときクランプの速度は抵抗１（抵抗値Ｒ）
とホールドコンデンサ２（容量Ｃ）の直列接続の時定数
ＣＲに依存する。すなわち、時定数ＣＲを小さくすると
クランプの速度は上がるが、ＣＣＤの出力信号に含まれ
る雑音の高域成分が除去できなくなるため、クランプ動
作による低域への折り返し雑音成分が増加する。反対に
時定数ＣＲを大きくすると低域への折り返し雑音成分が
減るが、クランプの速度が落ちるため、クランプが掛け
らなくなる。よって時定数ＣＲはクランプが正常に掛か
る範囲で、折り返し雑音成分が最小となるよう選ばねば
ならない。
次に時刻ｔ3〜ｔ4ではクランプパルスφC がオフし、代
わって積分回路１０のサンプルスイッチに印加されてい
るサンプルパルスφS1がオン状態となるため、ホールド
コンデンサ８にはＣＣＤ出力信号の信号レベルに応じた
電荷が充電される。ただし、このときの充電速度は抵抗
６（抵抗値Ｒ′）とホールドコンデンサ８（容量Ｃ′）
の直列接続の時定数Ｃ′Ｒ′に依存する。すなわち、時
定数Ｃ′Ｒ′を小さくすると充電速度が上がるために、
ホールドコンデンサ８に充電される信号電圧レベルは増
えるが、ＣＣＤの出力信号に含まれる雑音の高域成分が
除去できなくなるため、サンプリング動作による低域へ
の折り返し雑音成分も増加する。反対に時定数ＣＲを大
きくすると低域への折り返し雑音成分は減るが、充電速
度が落ちるため、ホールドコンデンサ８に充電される信
号電圧レベルも減少する。よって時定数ＣＲは信号対雑
音比が最大となるよう選ばねばならない。
わって積分回路１０のサンプルスイッチに印加されてい
るサンプルパルスφS1がオン状態となるため、ホールド
コンデンサ８にはＣＣＤ出力信号の信号レベルに応じた
電荷が充電される。ただし、このときの充電速度は抵抗
６（抵抗値Ｒ′）とホールドコンデンサ８（容量Ｃ′）
の直列接続の時定数Ｃ′Ｒ′に依存する。すなわち、時
定数Ｃ′Ｒ′を小さくすると充電速度が上がるために、
ホールドコンデンサ８に充電される信号電圧レベルは増
えるが、ＣＣＤの出力信号に含まれる雑音の高域成分が
除去できなくなるため、サンプリング動作による低域へ
の折り返し雑音成分も増加する。反対に時定数ＣＲを大
きくすると低域への折り返し雑音成分は減るが、充電速
度が落ちるため、ホールドコンデンサ８に充電される信
号電圧レベルも減少する。よって時定数ＣＲは信号対雑
音比が最大となるよう選ばねばならない。
次いで時刻ｔ5〜ｔ6ではサンプルパルスφS1がオフし、
代わってサンプルホールド回路３のスイッチ１１に印加
されているサンプルパルスφS2がオン状態となるため、
時刻ｔ3〜ｔ4間にホールドコンデンサ８で積分されたＣ
ＣＤの信号レベルの情報は、ホールドコンデンサ１２に
伝達され、次の周期の時刻ｔ７まで一定電位に保持され
る。よって、出力アンプ１７からはＣＣＤの正常な出力
信号情報のみが出力される。なお積分回路１０のホール
ドコンデンサ８に保持されていた電荷は、時刻ｔ6〜ｔ7
でリセットスイッチ９に印加されている。リセットパル
スφSRがオンにすることにより放電される。これは次の
周期の積分動作に備えるためである。
代わってサンプルホールド回路３のスイッチ１１に印加
されているサンプルパルスφS2がオン状態となるため、
時刻ｔ3〜ｔ4間にホールドコンデンサ８で積分されたＣ
ＣＤの信号レベルの情報は、ホールドコンデンサ１２に
伝達され、次の周期の時刻ｔ７まで一定電位に保持され
る。よって、出力アンプ１７からはＣＣＤの正常な出力
信号情報のみが出力される。なお積分回路１０のホール
ドコンデンサ８に保持されていた電荷は、時刻ｔ6〜ｔ7
でリセットスイッチ９に印加されている。リセットパル
スφSRがオンにすることにより放電される。これは次の
周期の積分動作に備えるためである。
（発明の効果） 以上述べたように、本発明によるＣＣＤの信号処理回路
によれば、ＣＣＤの雑音のうち、リセット雑音および出
力アンプ雑音の低域成分が大幅に低減するばかりでな
く、出力アンプ雑音の高域成分がクランプ動作あるいは
サンプリング動作によって低域に折り返えされることも
少なくないため、大幅な低雑音化が可能となる。さらに
使用駆動パルス数は比較的少なく、また回路構成も簡単
なため、調整箇所は少なく、量産品への適用は容易であ
る。
によれば、ＣＣＤの雑音のうち、リセット雑音および出
力アンプ雑音の低域成分が大幅に低減するばかりでな
く、出力アンプ雑音の高域成分がクランプ動作あるいは
サンプリング動作によって低域に折り返えされることも
少なくないため、大幅な低雑音化が可能となる。さらに
使用駆動パルス数は比較的少なく、また回路構成も簡単
なため、調整箇所は少なく、量産品への適用は容易であ
る。
第１図は本発明による信号処理回路図、第２図は本発明
による信号処理回路の動作を説明するためのタイミング
チャート、第３図は従来の相関二重サンプリング（ＣＤ
Ｓ）回路図、第４図はＣＤＳ回路の動作を説明するため
のタイミングチャート第５図は従来の積分型相関二重サ
ンプリング(IDS)回路図、第６図はＩＤＳ回路の動作を
説明するためのタイミングチャートである。 図において５ はソフトクランプ回路、１０６はクランプ、１０、１
２５、１３０は積分回路、１３、１１０、１３３、１３
６、１３９はサンプルホールド回路、１４〜１６、１０
２、１０７、１４３〜１４７はバッファアンプ、１７、
１１１は出力アンプ、１４０は差動増幅器をそれぞれ示
す。
による信号処理回路の動作を説明するためのタイミング
チャート、第３図は従来の相関二重サンプリング（ＣＤ
Ｓ）回路図、第４図はＣＤＳ回路の動作を説明するため
のタイミングチャート第５図は従来の積分型相関二重サ
ンプリング(IDS)回路図、第６図はＩＤＳ回路の動作を
説明するためのタイミングチャートである。 図において５ はソフトクランプ回路、１０６はクランプ、１０、１
２５、１３０は積分回路、１３、１１０、１３３、１３
６、１３９はサンプルホールド回路、１４〜１６、１０
２、１０７、１４３〜１４７はバッファアンプ、１７、
１１１は出力アンプ、１４０は差動増幅器をそれぞれ示
す。
Claims (1)
- 【請求項１】電荷結合素子の出力部に接続され、この電
荷結合素子からの出力信号を帯域制限した上で前記出力
信号のフィードスルーレベルを一定電位にクランプする
ソフトクランプ回路部と、このソフトクランプ回路部の
出力部に接続され、前記出力信号の信号レベルを一定期
間にわたって積分する積分回路部と、この積分回路部の
出力部に接続され、積分完了後の前記信号レベルをサン
プリングするサンプルホールド回路部と、このサンプル
ホールド回路部の出力部に接続された出力アンプとを備
えることを特徴とする電荷結合素子の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280616A JPH0620277B2 (ja) | 1985-12-12 | 1985-12-12 | 電荷結合素子の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280616A JPH0620277B2 (ja) | 1985-12-12 | 1985-12-12 | 電荷結合素子の信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139358A JPS62139358A (ja) | 1987-06-23 |
| JPH0620277B2 true JPH0620277B2 (ja) | 1994-03-16 |
Family
ID=17627523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280616A Expired - Lifetime JPH0620277B2 (ja) | 1985-12-12 | 1985-12-12 | 電荷結合素子の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620277B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522068B2 (ja) * | 1989-10-03 | 1996-08-07 | 日本電気株式会社 | 電荷結合素子の信号処理装置 |
| JP4854972B2 (ja) * | 2005-03-08 | 2012-01-18 | 富士フイルム株式会社 | 信号検出装置 |
-
1985
- 1985-12-12 JP JP60280616A patent/JPH0620277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62139358A (ja) | 1987-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |