JPH06204244A

JPH06204244A - 半導体装置の製造方法

Info

Publication number: JPH06204244A
Application number: JP4348457A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】ナローチャネル効果、基板効果および接合リ
ークを低減すること。【構成】スレショールド電圧調整のためのイオン注入
はフィールド酸化膜形成前に、フィールド酸化膜を選択
形成するための耐酸化マスク(18)を介して行われる。チ
ャンネルストップ(22)はこのイオン注入あるいは耐酸化
マスク(18)をマスクとする再度のイオン注入により形成
される。スレショールド電圧調整のためのイオン注入と
チャンネルストップのためのイオン注入を同時に行うた
め、マスクプロセスが簡素化され、マスクマージョンが
不要になるための集積度が向上する。また、アクティブ
領域に、高ドーズ量、高エネルギーのイオン注入を行な
わないため、結晶性が損なわれず、接合リークおよび基
板効果が抑制される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳細には、ＭＯＳトランジスタのナローチャネル
効果、基板効果および接合リークの改善に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタのスレショールド電
圧調整とそれぞれの素子を分離するためのチャネルスト
ップの形成は同一の導電型のイオン注入により行われる
が、それぞれのイオン注入条件が異なるため、(1) フィ
ールド酸化膜形成前後にチャネルストップのためのイオ
ン注入とスレショールド電圧調整のためのイオン注入を
それぞれ行う方法、(2) フィールド酸化膜形成後に、イ
オン注入条件を変更してチャネルストップのためのイオ
ン注入とスレショールド電圧調整のためのイオン注入を
行う方法の何れかが採用されている。初めに、図８乃至
図１０を参照して前記(1) の方法を採用する半導体製造
プロセスを説明する。

【０００３】(1') ｐウェル(62)を形成したシリコン基
板(60)表面を熱酸化する等して約５０ｎｍ厚のシリコン
酸化膜(64)を全面形成し、さらに、減圧気相成長法によ
り約１００ｎｍ厚のシリコン窒化膜(66)を全面形成す
る。そして、このシリコン窒化膜(66)を選択エッチング
してアクティブ領域以外のシリコン窒化膜(18)を除去す
る。続いて、ｐチャネル領域をマスクする第１のレジス
ト(68)とシリコン窒化膜(66)をマスクとしてボロン
（Ｂ）イオンをシリコン基板(60)に注入してｐチャネル
ストッパ(70)を形成する（図８参照）。

【０００４】(2') シリコン窒化膜(66)をマスクとして
シリコン基板(60)表面を熱酸化して約４００ｎｍ厚のフ
ィールド酸化膜(72)を選択形成した後、アクティブ領域
上にゲート絶縁膜(74)を形成する。次に、フィールド酸
化膜(72)とｐチャネル領域をマスクする第２のレジスト
(76)をマスクとして、シリコン基板(60)にボロンイオン
を注入してｐチャネルトランジスタのスレショールド電
圧調整を行う（図９参照）。

【０００５】(3') ゲート(78)形成後、ゲート(78)とｐ
チャネル領域をマスクする第３のレジストをマスクとし
て、シリコン基板(60)にリン（Ｐ）イオンを低濃度に注
入して、ｎ-領域(80)(82)を形成する。ＬＤＤスペーサ
(84)形成後、このＬＤＤスペーサ(84)とｐチャネル領域
をマスクする第４のレジスト(86)をマスクとして、シリ
コン基板(60)にリンイオンを高濃度に注入して、ｎ⁺領
域(88)(90)を形成する。

【０００６】ｎチャネルトランジスタのドレイン領域お
よびソース領域はｎ⁺領域(88)(90)およびｎ^-領域(80)
(82)によりＬＤＤ構造とされる。この後、ｐチャネル領
域（ｐ^-領域(80)(82)、ｐ⁺領域(88)(90)等）を同様に
形成して図１０に示すＣＭＯＳ構造が得られる。次に、
図１１乃至図１３を参照して前記(2)の方法を採用する
半導体製造プロセスを説明する。

【０００７】(1") ｐウェル(62)を形成したシリコン基
板(60)表面を選択熱酸化して約４００ｎｍ厚のフィール
ド酸化膜(72)を全面形成した後、アクティブ領域上にゲ
ート絶縁膜(74)を形成する。フィールド酸化膜(72)とｐ
チャネル領域をマスクする第１のレジスト(100)をマス
クとして、シリコン基板(60)にボロンイオンを注入して
ｎチャネルトランジスタのスレショールド電圧調整を行
う（図１１参照）。

【０００８】(2") フィールド酸化膜(72)を透過するよ
うなイオン注入条件で、シリコン基板(60)にボロンイオ
ンを注入してチャネルストップ(102) を形成する（図１
２参照）。このイオン注入により、アクティブ領域の高
深度領域(104) に比較的高濃度にボロンイオンが注入さ
れる。

【０００９】(3") ゲート(78)形成後、ゲート(78)とｐ
チャネル領域をマスクする第２のレジスト（図示されな
い）をマスクとして、シリコン基板(60)にリン（Ｐ）イ
オンを低濃度に注入して、ｎ^-領域(80)(82)を形成す
る。ＬＤＤスペーサ(84)形成後、このＬＤＤスペーサ(8
4)とｐチャネル領域をマスクする第４のレジスト(86)を
マスクとして、シリコン基板(60)にリン（Ｐ）イオンを
高濃度に注入して、ｎ⁺領域(88)(90)を形成する。ｐチ
ャネルトランジスタのドレイン領域およびソース領域は
ｎ⁺領域(88)(90)およびｎ^-領域(80)(82)によりＬＤＤ
構造とされる。この後、ｐチャネル領域（ｐ^-領域(80)
(82)、ｐ⁺領域(88)(90)等）を同様に形成して図１３に
示すＣＭＯＳ構造が得られる。

【００１０】

【発明が解決しようとする課題】フィールド酸化膜形成
前後にチャネルストップのためのイオン注入とスレショ
ールド電圧調整のためのイオン注入を行う前記(1)の方
法によれば、上記したようにプロセス(1')(2')において
２度のレジストプロセス（レジスト(68)(76)）を必要と
すると共にＭＯＳトランジスタのナローチャネル効果が
大きくなる問題を有している。一方、フィールド酸化膜
形成後に、イオン注入条件を変更してチャネルストップ
のためのイオン注入とスレショールド電圧調整のための
イオン注入を行う前記(2) の方法によれば、レジストプ
ロセスが簡素化され、ナローチャネル効果の問題が解決
するものの、チャネルストップのためのイオンがアクテ
ィブ領域のシリコン基板に注入されるため、シリコン基
板の不純物濃度が高くなって、基板効果が増大する問題
を有する。

【００１１】また、前記(2) の方法によれば、チャネル
ストップのための高濃度、高エネルギーのイオン注入に
より、アクティブ領域のシリコン基板の結晶性が損なわ
れ、ｎ^-領域(80)(82)とｐウェルとの接合の逆バイアス
電流が増大する問題を有する。この結果、ＤＲＡＭ等に
おいてはデータ保持特性の劣化が生ずる。本発明は、レ
ジストプロセスが簡素であり、かつナローチャネル効
果、基板効果および接合リークの問題を同時に解決する
半導体装置の製造方法を提供するものである。

【００１２】

【課題を解決するための手段】請求項１の発明は、アク
ティブ領域に形成した耐酸化マスクをマスクとするイオ
ン注入により、アクティブ領域の不純物濃度調整および
チャネルストッパ形成を同時に行う点を主要な特徴とす
る。請求項２の発明は、第１導電型領域のアクティブ領
域の不純物濃度調整およびチャネルストッパ形成時に第
２導電型領域をレジストでマスクする点を主要な特徴と
する。

【００１３】請求項３の発明は、アクティブ領域の不純
物濃度調整およびチャネルストッパを形成するためのイ
オン注入条件および耐酸化マスク厚を、フィールド酸化
膜下端より深い位置にチャネルストッパが形成されるよ
うに選定することを主要な特徴とする。請求項４の発明
は、アクティブ領域の不純物濃度調整およびチャネルス
トッパ形成のためのイオン注入の後、耐酸化マスクをマ
スクとしてフィールド領域のみにイオン注入することを
主要な特徴とする。

【００１４】

【作用】アクティブ領域の不純物濃度調整およびチャネ
ルストッパ形成を同時に行う請求項１の構成により、イ
オン注入およびマスクプロセスが簡素化されると共にア
クティブ領域の基板不純物濃度を所定の値とすることが
できる。また、アクティブ領域とフィールド領域の不純
物プロファイルが連続になり、結晶性が損なわれない。
第１導電型領域のアクティブ領域の不純物濃度調整およ
びチャネルストッパ形成時に第２導電型領域をレジスト
でマスクする請求項２の構成は、最小限のイオン注入お
よびマスクによるＣＭＯＳ構造を可能にする。

【００１５】アクティブ領域の不純物濃度調整およびチ
ャネルストッパを形成するためのイオン注入条件および
耐酸化マスク厚を、フィールド酸化膜下端より深い位置
にチャネルストッパが形成されるように選定する請求項
３の構成は、フィールド酸化膜中への拡散によるチャネ
ルストッパの不純物濃度低下を防止する。アクティブ領
域の不純物濃度調整およびチャネルストッパ形成のため
のイオン注入の後、耐酸化マスクをマスクとしてフィー
ルド領域のみにイオン注入する請求項４の構成は、アク
ティブ領域の不純物濃度調整量と独立に高不純物濃度の
チャネルストッパを実現する。

【００１６】

【実施例】図１乃至図６を参照して本発明および実施例
を説明する。なお、図１は本発明の一適用例であるＣＭ
ＯＳインバータの要部平面図であり、図２乃至図７は図
１のａ−ａ線断面図である。図１を参照すると、本発明
の適用例であるＣＭＯＳインバータはゲート(26)、ドレ
イン(38)、ソース(40)からなる第１の導電型（以下、第
１の導電型をｎ型、第２の導電型をｐ型として説明す
る）のトランジスタとゲート(26)、ドレイン(48)、ソー
ス(52)からなる第２の導電型（ｐ型）のトランジスタか
ら構成される。

【００１７】ｐチャネルトランジスタはｎ型のエピタキ
シャル層（図示されない）に形成され、ｎチャネルトラ
ンジスタはそのエピタキシャル層に形成したｐウェル(1
4)に形成される。これらｐチャネルトランジスタとｎチ
ャネルトランジスタはフィールド酸化膜(22)で分離され
る。以下、図２乃至図７に基づいて上記構造を実現する
プロセス例を説明する。

【００１８】(1) ｎ型のシリコン基板(10)あるいはエピ
タキシャル層（以下、シリコン基板に統一する）を熱処
理して約１μｍ厚のシリコン酸化膜(12)を形成し、ホト
リソグラフィとシリコン酸化膜エッチングによりｐウェ
ル(14)上のシリコン酸化膜(12)を除去する。そして、こ
のシリコン酸化膜(12)をマスクとして、シリコン基板(1
0)にボロン（Ｂ）イオンを注入、拡散して約１μｍの深
さのｐウェル(14)を形成する（図２参照）。シリコン酸
化膜(12)はこのプロセス終了後剥離される。

【００１９】(2) シリコン基板(10)表面を熱酸化する等
して約５０ｎｍ厚のシリコン酸化膜(16)を全面形成し、
さらに、減圧気相成長法により約１００ｎｍ厚のシリコ
ン窒化膜(18)を全面形成する。そして、このシリコン窒
化膜(18)を選択エッチングしてアクティブ領域以外のシ
リコン窒化膜(18)を除去する。このシリコン窒化膜(18)
は耐酸化マスクとして機能し、前記シリコン酸化膜(16)
はシリコン窒化膜エッチング時のストッパとして機能す
る。なお、ここでシリコン酸化膜(16)により形成したエ
ッチングストッパを、約８ｎｍ厚のシリコン酸化膜、約
４８ｎｍ厚のポリシリコン層および約５ｎｍ厚の三層構
造とすることもできる。

【００２０】続いて、ｐチャネルト領域を第１のレジス
ト(20)によりマスクして、シリコン窒化膜(18)厚および
スレショールド電圧調整量により決定されるイオン注入
条件、例えば５０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×
１０¹²／ｃｍ²〜１×１０¹³／ｃｍ²の条件でボロン
（Ｂ）イオンをシリコン基板(10)に注入する（図３参
照）。このイオン注入により、レジスト(20)でマスクさ
れないシリコン窒化膜(18)下のアクティブ領域には３０
ｎｍの深さにボロンイオンが注入されて、ｎチャネルト
ランジスタのスレショールド電圧調整が行われる。

【００２１】また、このイオン注入により、シリコン窒
化膜(18)、レジスト(20)の何れでもマスクされないフィ
ールド領域に約２００ｎｍの深さにボロンイオンが注入
されて、ｐチャンネルストッパ(22)が形成される。な
お、ｐチャンネルストッパの不純物濃度が不足する場合
には、シリコン窒化膜(18)がマスクとして機能するよう
なエネルギーで再度ボロンイオンを注入することによっ
て、スレショールド電圧を変化させないで、ｐチャンネ
ルストッパ(22)の不純物濃度を適正値とすることができ
る。

【００２２】(3) シリコン窒化膜(18)をマスクとしてシ
リコン基板(10)表面を熱酸化して約４００ｎｍ厚のフィ
ールド酸化膜(24)を選択形成する（図４参照）。このプ
ロセスにより、フィールド領域のシリコン基板(10)高は
約２００ｎｍ低下するが、ｐチャネルストッパ(22)がさ
らに深い位置に形成されているため、ｐチャネルストッ
パ(22)からフィールド酸化膜(22)への不純物の拡散が最
小限に抑制される。この結果、先のプロセス(2)のボロ
ンイオン注入は比較的低濃度で足りる。シリコン窒化膜
(18)はこのプロセス終了後、イオンエッチング等により
剥離される。

【００２３】(4) ライトエッチングを行ってアクティブ
領域上のシリコン酸化膜(16)を除去した後、シリコン基
板(10)を熱酸化する等してゲート絶縁膜(26)を形成す
る。減圧気相成長法により約１００ｎｍ厚のポリシリコ
ン層を全面形成し、パターニングしてゲート(28)を形成
した後、ｐチャネルト領域を第２のレジスト(30)でマス
クする。ゲート(28)、フィールド酸化膜(24)およびレジ
スト(30)をマスクとして、２５ｋｅＶ、ドーズ量１×１
０¹³／ｃｍ²でシリコン基板(10)にリン（Ｐ）イオンを
注入してｎ^-領域(32)(34)を形成する（図５参照）。こ
のリンイオン注入により、ゲート(28)にセルフアライン
するＬＤＤ構造のドレイン領域(32)および低濃度ソース
領域(34)が形成される。第２のレジスト(30)はこのプロ
セス終了後剥離される。

【００２４】(5) 減圧気相成長法により、約１００ｎｍ
厚の第２層ポリシリコン層を全面形成した後、この第２
層ポリシリコン層を異方性イオンエッチングする。この
異方性イオンエッチングにより、第２層ポリシリコン層
はゲート(28)の端部のみに残されて、ＬＤＤスペーサ(3
6)となる。ｐチャネルト領域をマスクする第３のレジス
ト(38)、ＬＤＤスペーサ(36)をマスクとして、２５ｋｅ
Ｖ、ドーズ量１×１０¹³／ｃｍ²でシリコン基板(10)に
リンイオンを注入してｎ⁺領域(40)(42)を形成する（図
６参照）。前記ｎ^-領域(32)(34)およびｎ⁺領域(40)(4
2)によりＬＤＤ構造のドレイン領域およびソース領域が
完成される。

【００２５】(6) この後、ｐチャネル領域（ｐ^-領域(4
4)(46)、ｐ⁺領域(48)(50)等）を同様に形成し、ＰＳＧ
(52)形成、コンタクト開孔、アルミニウム配線あるいは
第３層ポリシリコン層配線(54)を行って、図１あるいは
図７に示すＣＭＯＳインバータが完成する。以上、ＣＭ
ＯＳインバータの製造例を説明したが、本発明はＣＭＯ
Ｓ構造の製造に限定されない。

【００２６】

【発明の効果】フィールド酸化膜形成前に、フィールド
酸化膜を選択形成するための耐酸化マスクを介してシリ
コン基板にイオン注入することによって、スレショール
ド電圧調整とチャネルストップ形成を同時に行う点を特
徴とする本発明の半導体装置の製造方法は以下に列挙す
る顕著な効果を奏する。

【００２７】(1) マスクプロセスが簡素化されるばかり
か、マスクマージンが不要になるため高集積が達成でき
る。 (2) アクティブ領域とフィールド領域との境界の不純物
分布が連続するため結晶性が損なわれない。

【００２８】(3) フィールド領域の高深度領域にチャネ
ルストップのためのイオンが注入されるため、フィール
ド酸化膜形成時に、チャネルストップからフィールド酸
化膜へのイオン拡散が防止される。この結果、比較的低
ドーズ量のイオン注入によりチャネルストップを形成す
ることができると共にチャネルストップの結晶性が優れ
る。 (4) アクティブ領域の高深度領域の不純物濃度の増大が
ないため基板効果を最小限にすることができる。

【図面の簡単な説明】

【図１】本発明の一適用例であるＣＭＯＳインバータの
平面図。

【図２】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図３】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図４】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図５】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図６】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図７】実施例の製造プロセスを説明するための半導体
装置の要部断面図。

【図８】従来の製造プロセスを説明するための半導体装
置の要部断面図。

【図９】従来の製造プロセスを説明するための半導体装
置の要部断面図。

【図１０】従来の製造プロセスを説明するための半導体
装置の要部断面図。

【図１１】従来の製造プロセスを説明するための半導体
装置の要部断面図。

【図１２】従来の製造プロセスを説明するための半導体
装置の要部断面図。

【図１３】従来の製造プロセスを説明するための半導体
装置の要部断面図。

【符号の説明】

１０シリコン基板１４ｐウェル２０チャネルストッパ２４フィールド酸化膜２６ゲート絶縁膜３６ＬＤＤスペーサ３２、４０、４４、４８ドレイン領域３４、４２、４６、５０ソース領域５２ＰＳＧ

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092 8617−4ＭＨ０１Ｌ 21/265 Ｊ 9170−4Ｍ 27/08 ３２１Ｎ

Claims

【特許請求の範囲】

【請求項１】第１導電型のシリコン基板のアクティブ
領域上に耐酸化マスクを選択形成するプロセスと、シリコン基板に第１導電型の不純物をイオン注入して、
アクティブ領域の不純物濃度を調整すると共にフィール
ド領域にチャネルストッパを形成するプロセスと、耐酸化マスクをマスクとしてシリコン基板を熱酸化して
フィールド酸化膜を形成するプロセスと、ゲートを形成するプロセスと、前記ゲートおよびフィールド酸化膜をマスクとしてシリ
コン基板に第２導電型の不純物をイオン注入して、ドレ
イン領域およびソース領域を形成するプロセスとを具備
することを特徴とする半導体装置の製造方法。
【請求項２】第１導電型領域および第２導電型領域の
アクティブ領域上に耐酸化マスクを選択形成するプロセ
スと、第２導電型領域上に第１のレジストを形成するプロセス
と、第１レジストをマスクとして第１の導電型の不純物をイ
オン注入して、第１導電型領域のアクティブ領域の不純
物濃度を調整すると共にそのフィールド領域にチャネル
ストッパを形成するプロセスと、第１のレジスト剥離するプロセスと、耐酸化マスクをマスクとしてシリコン基板を熱酸化して
フィールド酸化膜を形成するプロセスと、ゲートを形成するプロセスと、第２導電型領域上に第２のレジストを形成するプロセス
と、前記ゲート、フィールド酸化膜および第２のレジストマ
スクとして第１導電型領域に第２導電型の不純物をイオ
ン注入して、ドレイン領域およびソース領域を形成する
プロセスとを具備することを特徴とする半導体装置の製
造方法。
【請求項３】アクティブ領域の不純物濃度を調整する
と共にフィールド領域にチャネルストッパを形成するプ
ロセスのイオン注入条件および前記耐酸化マスク厚を、
フィールド酸化膜下端より深い位置にチャネルストッパ
が形成されるように選定することを特徴とする請求項１
あるいは請求項２の半導体装置の製造方法。
【請求項４】前記アクティブ領域の不純物濃度を調整
すると共にチャネルストッパを形成するイオン注入の
後、耐酸化マスクをマスクとしてフィールド領域のみに
イオン注入することを特徴とする請求項１あるいは請求
項２の半導体装置の製造方法。