JPH0322421A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。

〔従来の技術〕

第４図（ａ）〜（ｄ）は従来技術によるＭＯＳトランジ
スタの製造方法を説明するための工程順に示した断面図
である。

第４図（ａ）はＰ型シリコン基板１上にトランジスタ分
離のためのフィールド酸化膜を形戒した後、ポリシリコ
ン８を成長した所である。

第４図（ｂ）はゲート形或のためにＰＲ（フォトレジス
ト）４を形成した所である。

第４図（Ｃ）はポリシリコン８の異方性ドライエッチン
グによりゲート電極を形戒した所である。

第４図（ｄ）はゲート電極およびフイ〜ルド酸化膜をマ
スクとしてヒ素のイオン注入を行ない、その後熱処理に
よりソース，ドレインを形成した所である。第５図は第
４図（ｉ）の平面図である。

〔発明が解決しようとする課題〕

上述した従来のＭＯＳ｝ランジスタは、ゲート長をサブ
ミクロンに微細化しようとするしきい値電圧が低下する
などの短チャンネル効果などの悪影響が現われてくる。

このため、ゲート長と、ソース，トレインの接合深さを
同じ比率で縮小する比例縮小則にもとづいてゲート長の
微細化と同時にソース，ドレインの接合深さも小さくし
なければならない。

しかし、接合深さを小さくするには第４図〈ｄにおいて
ヒ素のイオン注入のエネルギーを小さくする必要がある
が、小さくすると注入されにくくなり接合深さの制御が
困難になる。また、接合深さも小さくなるとコンタクト
電極形成時において配線アルミニウムの基板への突き抜
けの問題が生じる。

以上のように従来構造のままでゲート長を微細化すると
、様々な障害が生じ、ＭＯＳＬＳＩの高集積化，喬速化
をなす上で問題となる。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板上に第１
の導電膜を成長させ、その上部に第１の絶縁膜を成長さ
せる工程と、パターニングによってソース．ドレイン領
域上に第１の導電膜を残存させる工程と、第２の絶縁膜
を成長させ、異方性ドライエッチングにより第１の導電
膜の側壁のみ残存させる工程と、熱酸化によりゲート酸
化膜を形戒する工程と、第２の導電膜を成長させ、異方
性ドライエッチングにより第１の導電膜のすきまにのみ
、第２の導電体を残存させる工程と、第１および第２の
導電体をマスクとしてイオン注入する工程と、第１の導
電膜中の不純物を前記半導体基板中に拡散させる工程と
を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｉ）は本発明の第１の実施例を説明す
るための工程順に示した断面図である。

以下は、ＮＭＯＳ｝ランジスタについて説明するが、Ｐ
ＭＯＳ｝ランジスタの場合も同様に戒りたつ。

第１図（ａ）は、Ｐ型シリコン基板１上にリンをドーピ
ングしたｎ＋ポリシリコン２を７００℃前後で０．４μ
ｍ成長させ、次にＣＶＤ酸化膜を０．３μｍ成長させる
。ここで、ｎ＋ポリシリコン中のリンの含有量は１　０
　”ｃｍ−’程度にして、十分に抵抗を小さくする。な
お、シリコン基板へのリンの拡散はこの温度ではほとん
どない。

第１図（ｂ）はバターニングによってホトレジスト４を
形成した所である。ＰＲの間隔は０．５μｍである。

次に、ＣＶＤ　　Ｓ　：　０２　３とｎ＋ポリシリコン
を別々に異方性ドライエッチングする。ここで、ｎ＋ポ
リシリコン２をＣＦ４でエッチングするとリンがドープ
してあるため、エツチレートが高く、シリコン基板はほ
とんどエッチングされない。これが第１図（Ｃ）である
。

第１図（ｄ）はＣＶＤ　　Ｓ：０２５を５００人程度成
長させた所である。

次に、Ｓ：０２を異方性ドライエッチングして、シリコ
ン基板を露出させる。このとき、Ｃ■Ｄ　　Ｓ：０２３
も多少エッチングされるが、約０．２μｍ程度残ってい
る。また、ｎ“ボリシリコン２の側壁にもＳ：０２が残
っている。これが第１図（ｅ）である。

第１図（ｆ）はシリコン基板を酸化させ、約１５０人の
ゲート酸化膜７を形戒した所である。

次に、リンドープしたｎ＋ポリシリコン８を０．６μｍ
程度成長させる。これが第１図（ｇ）である。

次に、ｎ１ボリシリコン８を異方性ドライエッチングで
除去し、ｎ＋ポリシリコン８を異方性ドライエッチング
で除去し、ｎ＋ポリシリコン２の側壁のみに残すように
する。このとき、ポリシリコン２の間隔が０．５μｍと
せまいため、その間のｎ＋ポリシリコン８は除去されず
、ゲート９が形威される。これが第１図（ｈ）である。

次に、寄生ＭＯＳ｝ランジスタの形戒を防止するための
反転防止Ｐ＋層１２を形戒するためにホ５ ６ ウ素を４０ｋｅＶ　　ＩＸＩＯ”ｃｍ−２でイオン注入
する。次に、９００℃で２０分熱処理をするとｎ＋ポリ
シリコンに２に含まれるリンが拡散してソース１０，　
ドレイン１１が形戒され、ＭＯＳ｝ランジスタになる。

このときのゲート長はほぼ０．４μｍになる。これが第
１図（ｉ）である。

なお、ＰＭＯＳ｝ランジスタの場合、ｎ＋ポリシリコン
２と８はＰ＋ポリシリコンにする。また、反転防止Ｐ＋
ポリシリコンにする。また、反転防止Ｐ＋層１２はｎ＋
層になる。なお、ＣＶＤ酸化膜３，５は窒化膜などの他
の絶縁膜でも良い。また、ｎ＋ポリシリコンはリンを含
んだＷＳｉ．（タングステン　シリサイド）などでも良
い。

第２図は第１図（ｉ）の平面図である。

ゲート上にコンタクト１３を取るために、ｎ＋ポリシリ
コン１８を設けている。このｎ＋ポリシリコンによりゲ
ートと基板が直接導通することを防いでいる。なお、こ
のｎ＋ポリシリコン１８は、第１図（ｂ）のときにパタ
ーニングを行ないソース，ドレインと同時に形成する。

また、このｎ＋ポリシリコン１８の下部にはｎ＋層が形
或されるため、ｎ”　−Ｐサブの間でダイオードが形戒
されるので静電気などに対しゲートの保護の役割りも果
している。

第３図（ａ）〜（ｉ）は本発明の第２の実施例を説明す
るための工程順に示した断面図である。

第１の実施例では第１図（ａ）においてポリシリコン２
は成長する前にリンをドーピングしてあったが、本実施
例ではポリシリコン２を成長後、ヒ素をイオン注入する
。なお、ヒ素は拡散計数が小さいため、熱処理により拡
散しにくいため、ソース，ドレインの接合深さを小さく
することができる。これが第３図（ａ）である。この後
は第１の実施例と同様である。

〔発明の効果〕

以上説明したように、本発明は、ソース，ドレインがポ
リシリコン中の不純物の拡散により形戒できるため、接
合深さが小さくできることにより、ＭＯＳ｝ランジスタ
の短チャネル効果を抑える効果がある。

また、ゲートの形戒はセルファラインで行なわれるため
、ホトレジスト工程の増加はない。しかも、従来はトラ
ンジスタ分離のためのフィールド酸化膜が必要であった
が、本発明は反転防止用のイオン注入のみで済み工程が
短縮される。

インコンタクト、１６・・・ソース、１７・・・ドレイ
ン、１８・・・ｎ＋ポリシリコン。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第１の導電膜を成長させ、その上部に第
   １の絶縁膜を成長させる工程と、パターニングによって
   ソース、ドレインとなる領域上に第１の導電膜を残存さ
   せる工程と、第２の絶縁膜を成長させ、異方性ドライエ
   ッチングにより前記第１の導電膜の側壁のみ残存させる
   工程と、熱酸化によりゲート酸化膜を形成する工程と、
   第２の導電膜を成長させ、異方性ドライエッチングによ
   り前記第１の導電膜のすきまにのみ前記第２の導電体を
   残存させる工程と、第１および第２の導電体をマスクに
   してイオン注入する工程と、前記第１の導電膜中の不純
   物を前記半導体基板中に拡散させる工程とを含むことを
   特徴とする半導体装置の製造方法。