JPH01100959A - 混成半導体集積回路 - Google Patents
混成半導体集積回路Info
- Publication number
- JPH01100959A JPH01100959A JP62259016A JP25901687A JPH01100959A JP H01100959 A JPH01100959 A JP H01100959A JP 62259016 A JP62259016 A JP 62259016A JP 25901687 A JP25901687 A JP 25901687A JP H01100959 A JPH01100959 A JP H01100959A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- hybrid semiconductor
- chips
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成半導体集積回路に関する。
従来のこの種の混成半導体集積回路は、第４図に示す様
に、基板の上主面にのみ、複数の集積回路チップを設け
ていた。この混成半導体集積回路は、ビン４の配置がデ
エアル・インライン型で、基板の上主面に複数のチップ
が固着され、金属キャップ６で封止されていた。また従
来のモノリシック集積回路では、第５図に示す様に、セ
ラミックからなる１つの支持基板３の上主面に１つの集
積回路チップ１を搭載していた。
に、基板の上主面にのみ、複数の集積回路チップを設け
ていた。この混成半導体集積回路は、ビン４の配置がデ
エアル・インライン型で、基板の上主面に複数のチップ
が固着され、金属キャップ６で封止されていた。また従
来のモノリシック集積回路では、第５図に示す様に、セ
ラミックからなる１つの支持基板３の上主面に１つの集
積回路チップ１を搭載していた。
従来の混成半導体集積回路やモノリシック集積回路等は
、いずれも１つのチップ支持基板の一主面にのみ集積回
路チップを搭載しているため、パッケージを小さくでき
ず、その大きさがセットの実装密度向上を妨げていた。
、いずれも１つのチップ支持基板の一主面にのみ集積回
路チップを搭載しているため、パッケージを小さくでき
ず、その大きさがセットの実装密度向上を妨げていた。
本発明の目的は、前記問題点を解決し、小形軽量のパッ
ケージが構成できるようＫした混成半導体集積回路を提
供することＫＴｏる。
ケージが構成できるようＫした混成半導体集積回路を提
供することＫＴｏる。
本発明の構成は、チップ支持基板上に複数の集積回路チ
ップを備えた混成半導体集積回路において、前記チップ
支持基板の上主面と下主面とＫそれぞれ前記集積回路チ
ップを搭載し、前記各集積回路チップの導電性パッドと
前記チップ支持基板の各主面の導電性パタンとをそれぞ
れ接続したことを特徴とする。
ップを備えた混成半導体集積回路において、前記チップ
支持基板の上主面と下主面とＫそれぞれ前記集積回路チ
ップを搭載し、前記各集積回路チップの導電性パッドと
前記チップ支持基板の各主面の導電性パタンとをそれぞ
れ接続したことを特徴とする。
次に本発明を図面を参照し表から詳細に説明する。
第１図は本発明の第１の実施例の混成半導体集積回路の
断面図モある。同図において、本混成半導体集積回路は
、セラミック・ピン・グリッド・アレイの上土面に１６
ビツトＣＰＵの第１の集積回路チップ１を固着し、下主
面に浮動小数点プロセッサの第２の集積回路チップ２を
搭載し、ポンディング自ワイヤ７及びセラミックケース
（チップ支持基板）３に設けた積層配線５で、チップ１
−チップ８間、チップ１，８−ピン４間を接続した。そ
の結果、外部から見て、１パツケージでよシ高速な数値
演算処理が行なえるＣＰＵが実現し、浮動小数点プロセ
ッサも実装出来るため、セットの数値演算処理能力を向
上する事が出来た。
断面図モある。同図において、本混成半導体集積回路は
、セラミック・ピン・グリッド・アレイの上土面に１６
ビツトＣＰＵの第１の集積回路チップ１を固着し、下主
面に浮動小数点プロセッサの第２の集積回路チップ２を
搭載し、ポンディング自ワイヤ７及びセラミックケース
（チップ支持基板）３に設けた積層配線５で、チップ１
−チップ８間、チップ１，８−ピン４間を接続した。そ
の結果、外部から見て、１パツケージでよシ高速な数値
演算処理が行なえるＣＰＵが実現し、浮動小数点プロセ
ッサも実装出来るため、セットの数値演算処理能力を向
上する事が出来た。
尚、チップ１、チップ８は、それぞれセラミックキャッ
プ２、金属キャップ６で封止される。
プ２、金属キャップ６で封止される。
即ち、本実施例では、チップ支持基板３の上主面とに、
それぞれ集積回路チップ１，８を搭載し、チップの１，
８導電性パツドと、支持基板３に設けた積層配線５等の
導電性パタン等とを接続する事によりてチップ支持基板
３あたシのチップ数を増やし、システムの実装密度を向
上するとともに、１パツケージをシステムとして機能向
上がはかれる。
それぞれ集積回路チップ１，８を搭載し、チップの１，
８導電性パツドと、支持基板３に設けた積層配線５等の
導電性パタン等とを接続する事によりてチップ支持基板
３あたシのチップ数を増やし、システムの実装密度を向
上するとともに、１パツケージをシステムとして機能向
上がはかれる。
第２図は本発明の第２の実施例の混成半導体集積回路の
図である。同図において、本実施例の混成半導体集積回
路は、セラミック・ピン・グリッドアレイの上主面に、
ＲＯＭチップ１を４枚搭載し、下主面に１６ビツ）ＣＰ
Ｕのチップを搭載し、チップ支持基板２内の積層配線に
よって両主面のチップ間の配線を行ない、ＲＯＭチップ
間は、ボンディングワイヤによりて配線を行りた。これ
によって、大きなプログラム（Ｏ８等）を内蔵したＣＰ
Ｕが実現できた。
図である。同図において、本実施例の混成半導体集積回
路は、セラミック・ピン・グリッドアレイの上主面に、
ＲＯＭチップ１を４枚搭載し、下主面に１６ビツ）ＣＰ
Ｕのチップを搭載し、チップ支持基板２内の積層配線に
よって両主面のチップ間の配線を行ない、ＲＯＭチップ
間は、ボンディングワイヤによりて配線を行りた。これ
によって、大きなプログラム（Ｏ８等）を内蔵したＣＰ
Ｕが実現できた。
尚第２図において、チップ１を封止するキヤリジは省略
しである。
しである。
第３図は本発明の第３の実施例の混成半導体集積回路の
断面図である。同図において、本実施例の混成半導体集
積回路は、セラミック・ピン・グリッド番プレイの上主
面及び下主面に、故障検出を助ける機能を持ったＣＰＵ
チップをそれぞれ搭載し、チップ支持基板３に組込んだ
積層配線５によって、テップ−チップ間、チップ−ピン
間の接続を行った。
断面図である。同図において、本実施例の混成半導体集
積回路は、セラミック・ピン・グリッド番プレイの上主
面及び下主面に、故障検出を助ける機能を持ったＣＰＵ
チップをそれぞれ搭載し、チップ支持基板３に組込んだ
積層配線５によって、テップ−チップ間、チップ−ピン
間の接続を行った。
これによりて、１パツケージの集積回路で、マイクロプ
ロセッサの二重化構成が実現でき、高信頼化システムが
可能となりた。
ロセッサの二重化構成が実現でき、高信頼化システムが
可能となりた。
以上説明したように、本発明は、両主面に集積回路チッ
プをそれぞれマウントシ、各チップ間をパッケージ内の
積層配線で接続するため、１セツトあたりのパッケージ
使用個数が従来よシも減少し、セットの実装密度が向上
でき、また最近はユーザ目的別集積回路が必要とされて
いるが、１パツケージに浮動小数点演算装置をも内臓し
たＣＰＵや、１パツケージでのマイクロプロセッサをも
実現でき、これら多重化による高信頼化等システムとし
て１パツケージあたシの機能向上ができ、概存の集積回
路チップを容易にユーザ目的別集積回路に転用できるた
め、初めから新しく設計するよりも納期を著しく短縮で
きる効果がある。
プをそれぞれマウントシ、各チップ間をパッケージ内の
積層配線で接続するため、１セツトあたりのパッケージ
使用個数が従来よシも減少し、セットの実装密度が向上
でき、また最近はユーザ目的別集積回路が必要とされて
いるが、１パツケージに浮動小数点演算装置をも内臓し
たＣＰＵや、１パツケージでのマイクロプロセッサをも
実現でき、これら多重化による高信頼化等システムとし
て１パツケージあたシの機能向上ができ、概存の集積回
路チップを容易にユーザ目的別集積回路に転用できるた
め、初めから新しく設計するよりも納期を著しく短縮で
きる効果がある。
第１図は本発明の第１の実施例の混成半導体集積回路の
断面図、第２図、第３図は本発明のそれぞれ第２．第３
の実施例の混成半導体集積回路の斜視図、断面図、第４
図は従来の混成半導体集積回路の斜視図で、第５図は従
来のセラミック・ピン・グリッドアレイの斜視図である
。 １．８・・・・・・集積回路チップ、２・・・・・・セ
ラミック・キャップ、３・・・・・・セラミック・ケー
ス、４・・・・・・ピン、５・・・・・・ケース内配線
、６・・・・・・金属キャップ、７・・・・・・ボンデ
ィング自ワイヤ。 代理人 弁理士 内 原 音 第１図 第２図 第３図 第Ｓ図
断面図、第２図、第３図は本発明のそれぞれ第２．第３
の実施例の混成半導体集積回路の斜視図、断面図、第４
図は従来の混成半導体集積回路の斜視図で、第５図は従
来のセラミック・ピン・グリッドアレイの斜視図である
。 １．８・・・・・・集積回路チップ、２・・・・・・セ
ラミック・キャップ、３・・・・・・セラミック・ケー
ス、４・・・・・・ピン、５・・・・・・ケース内配線
、６・・・・・・金属キャップ、７・・・・・・ボンデ
ィング自ワイヤ。 代理人 弁理士 内 原 音 第１図 第２図 第３図 第Ｓ図
Claims (1)
- チップ支持基板上に複数の集積回路チップを備えた混
成半導体集積回路において、前記チップ支持基板の上主
面と下主面とにそれぞれ前記集積回路チップを搭載し、
前記各集積回路チップの導電性パッドと、前記チップ支
持基板の各主面の導電性パタンとをそれぞれ接続したこ
とを特徴とする混成半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259016A JPH01100959A (ja) | 1987-10-13 | 1987-10-13 | 混成半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259016A JPH01100959A (ja) | 1987-10-13 | 1987-10-13 | 混成半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100959A true JPH01100959A (ja) | 1989-04-19 |
Family
ID=17328177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259016A Pending JPH01100959A (ja) | 1987-10-13 | 1987-10-13 | 混成半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100959A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015577A1 (en) * | 1993-11-30 | 1995-06-08 | Motorola Inc. | Double-sided oscillator package and method of coupling components thereto |
| US6456168B1 (en) | 2000-12-29 | 2002-09-24 | Cts Corporation | Temperature compensated crystal oscillator assembled on crystal base |
| US6759913B2 (en) | 2001-06-29 | 2004-07-06 | Cts Corporation | Crystal resonator based oscillator formed by attaching two separate housings |
-
1987
- 1987-10-13 JP JP62259016A patent/JPH01100959A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015577A1 (en) * | 1993-11-30 | 1995-06-08 | Motorola Inc. | Double-sided oscillator package and method of coupling components thereto |
| US6456168B1 (en) | 2000-12-29 | 2002-09-24 | Cts Corporation | Temperature compensated crystal oscillator assembled on crystal base |
| US6759913B2 (en) | 2001-06-29 | 2004-07-06 | Cts Corporation | Crystal resonator based oscillator formed by attaching two separate housings |
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