JPH06204472A - トレンチ形ソース／ドレーンｍｏｓｆｅｔの製造方法 - Google Patents
トレンチ形ソース／ドレーンｍｏｓｆｅｔの製造方法Info
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- JPH06204472A JPH06204472A JP4162404A JP16240492A JPH06204472A JP H06204472 A JPH06204472 A JP H06204472A JP 4162404 A JP4162404 A JP 4162404A JP 16240492 A JP16240492 A JP 16240492A JP H06204472 A JPH06204472 A JP H06204472A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
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- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 浅い接合を形成し、接合容量を減少させたト
レンチ形ソース／ドレーンＭＯＳＦＥＴの製造方法を提
供する。 【構成】 半導体基板１上にフィールド酸化膜を形成
し、半導体基板１上に薄膜のゲート絶縁膜３、第１導電
層４および第１絶縁膜を順次的に沈積し、沈積されたゲ
ート絶縁膜３、第１導電層４および第１絶縁膜をパター
ニングする。このパターンの側壁に絶縁スペーサ６を形
成し、半導体基板１を食刻しトレンチ７を形成し、トレ
ンチ７の側壁に酸化阻止用側壁スペーサを形成し、前記
チャネル領域と接するトレンチ側壁の上端部を除外した
トレンチ内壁に拡散阻止膜９を形成し、酸化阻止用側壁
スペーサを除去する。次いで半導体基板１上に第２伝導
形の不純物がドーピングされた第２導電層を形成し、第
２導電層をパターニングし、半導体基板１上に第１物質
を覆い、エッチバック工程により第１導電層４をソース
およびドレーン領域に分離させ、熱処理工程により不純
物拡散領域１３を形成する。
レンチ形ソース／ドレーンＭＯＳＦＥＴの製造方法を提
供する。 【構成】 半導体基板１上にフィールド酸化膜を形成
し、半導体基板１上に薄膜のゲート絶縁膜３、第１導電
層４および第１絶縁膜を順次的に沈積し、沈積されたゲ
ート絶縁膜３、第１導電層４および第１絶縁膜をパター
ニングする。このパターンの側壁に絶縁スペーサ６を形
成し、半導体基板１を食刻しトレンチ７を形成し、トレ
ンチ７の側壁に酸化阻止用側壁スペーサを形成し、前記
チャネル領域と接するトレンチ側壁の上端部を除外した
トレンチ内壁に拡散阻止膜９を形成し、酸化阻止用側壁
スペーサを除去する。次いで半導体基板１上に第２伝導
形の不純物がドーピングされた第２導電層を形成し、第
２導電層をパターニングし、半導体基板１上に第１物質
を覆い、エッチバック工程により第１導電層４をソース
およびドレーン領域に分離させ、熱処理工程により不純
物拡散領域１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ形電界効果トラ
ンジスタ (Metal Oxide Silicon FieldEffect Transist
or) の製造方法に関するもので、特に浅い接合を形成
可能なトレンチ形ソース／ドレーンＭＯＳ形電界効果ト
ランジスタの製造方法に関するものである。以下、説明
の都合上、ＭＯＳ形電界効果トランジスタを「ＭＯＳＦ
ＥＴ」と称する。
ンジスタ (Metal Oxide Silicon FieldEffect Transist
or) の製造方法に関するもので、特に浅い接合を形成
可能なトレンチ形ソース／ドレーンＭＯＳ形電界効果ト
ランジスタの製造方法に関するものである。以下、説明
の都合上、ＭＯＳ形電界効果トランジスタを「ＭＯＳＦ
ＥＴ」と称する。
【０００２】
【従来の技術】図１を参照すると、従来のＭＯＳＦＥＴ
は半導体基板上にＬＯＣＯＳ (LocalOxidation of Sili
con) 法でフィールド酸化膜を形成しアクティブ領域を
限定し、この平坦なアクティブ領域にトランジスターを
形成した。従って、アクティブ領域の半導体基板の表面
近傍に不純物のイオン注入と注入された不純物の拡散に
よりソースおよびドレーン領域が形成されるので接合の
深さが深く、ＭＯＳＦＥＴの縮小化に比例してショート
チャネル効果が大きくなり、これによりスレショルド電
圧変動をもたらし、パンチスルー特性が悪くなる。また
パンチスルー特性を改善するため基板の不純物濃度を高
めると基板効果が大きくなり、接合容量が増大する短所
がある。
は半導体基板上にＬＯＣＯＳ (LocalOxidation of Sili
con) 法でフィールド酸化膜を形成しアクティブ領域を
限定し、この平坦なアクティブ領域にトランジスターを
形成した。従って、アクティブ領域の半導体基板の表面
近傍に不純物のイオン注入と注入された不純物の拡散に
よりソースおよびドレーン領域が形成されるので接合の
深さが深く、ＭＯＳＦＥＴの縮小化に比例してショート
チャネル効果が大きくなり、これによりスレショルド電
圧変動をもたらし、パンチスルー特性が悪くなる。また
パンチスルー特性を改善するため基板の不純物濃度を高
めると基板効果が大きくなり、接合容量が増大する短所
がある。
【０００３】従ってこのような従来の問題点を解決する
ためにはＭＯＳデバイスの高集積化および微細化傾向に
より浅い接合のソース／ドレーンが要求されている。
ためにはＭＯＳデバイスの高集積化および微細化傾向に
より浅い接合のソース／ドレーンが要求されている。
【０００４】
【発明が解決しようとする課題】本発明の目的は浅い接
合を形成することができるトレンチ形ソース／ドレーン
ＭＯＳＦＥＴの製造方法を提供することにある。
合を形成することができるトレンチ形ソース／ドレーン
ＭＯＳＦＥＴの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
の本発明のトレンチ形ソース／ドレーンＭＯＳＦＥＴの
製造方法は、第１伝導形の半導体基板上にアクティブ領
域を限定するためのフィールド酸化膜を形成する工程
と、前記フィールド酸化膜が形成された半導体基板上に
薄膜のゲート絶縁膜、第１導電層および第１絶縁膜を順
次的に沈積する工程と、前記アクティブ領域のチャネル
領域上だけに残るように前記沈積されたゲート絶縁膜、
第１導電層および第１絶縁膜をフォトリソグラフィー工
程によりパターニングする工程と、前記ゲート絶縁膜、
第１導電層および第１絶縁膜で形成されたパターンの側
壁に絶縁スペーサを形成する工程と、前記絶縁スペーサ
形成後、前記フィールド酸化膜と絶縁スペーサで限定さ
れたアクティブ領域の半導体基板を所定深さで食刻しト
レンチを形成する工程と、前記トレンチ形成後、前記ト
レンチの側壁に酸化阻止用側壁スペーサを形成する工程
と、前記酸化阻止用側壁スペーサ形成後、前記チャネル
領域と接するトレンチ側壁の上端部を除外したトレンチ
内壁に熱酸化法による拡散阻止膜を形成する工程と、前
記拡散阻止膜形成後、前記酸化阻止用側壁スペーサを除
去し、前記拡散阻止膜が形成された半導体基板上に第２
伝導形の不純物がドーピングされた第２導電層を形成す
る工程と、前記形成された第２導電層が前記アクティブ
領域上だけ残るようにフォトリソグラフィー工程により
第２導電層をパターニングする工程と、前記第２導電層
パターンが形成された半導体基板上に前記第２導電層と
食刻選択比がほとんど同一な第１物質をその表面が平坦
に沈積する工程と、エッチバック工程により前記第１物
質および前記第１導電層パターンを食刻し前記第１導電
層をソースおよびドレーン領域に分離させる工程と、前
記第１物質を除去した後、層間絶縁膜を沈積し、熱処理
工程により前記ソースおよびドレーン領域に提供される
第１導電層から前記チャネル領域に接するトレンチ側壁
の上端部に露出された半導体基板内に前記第２伝導形の
不純物を拡散させ不純物拡散領域と形成する工程を備え
ることを特徴とする。
の本発明のトレンチ形ソース／ドレーンＭＯＳＦＥＴの
製造方法は、第１伝導形の半導体基板上にアクティブ領
域を限定するためのフィールド酸化膜を形成する工程
と、前記フィールド酸化膜が形成された半導体基板上に
薄膜のゲート絶縁膜、第１導電層および第１絶縁膜を順
次的に沈積する工程と、前記アクティブ領域のチャネル
領域上だけに残るように前記沈積されたゲート絶縁膜、
第１導電層および第１絶縁膜をフォトリソグラフィー工
程によりパターニングする工程と、前記ゲート絶縁膜、
第１導電層および第１絶縁膜で形成されたパターンの側
壁に絶縁スペーサを形成する工程と、前記絶縁スペーサ
形成後、前記フィールド酸化膜と絶縁スペーサで限定さ
れたアクティブ領域の半導体基板を所定深さで食刻しト
レンチを形成する工程と、前記トレンチ形成後、前記ト
レンチの側壁に酸化阻止用側壁スペーサを形成する工程
と、前記酸化阻止用側壁スペーサ形成後、前記チャネル
領域と接するトレンチ側壁の上端部を除外したトレンチ
内壁に熱酸化法による拡散阻止膜を形成する工程と、前
記拡散阻止膜形成後、前記酸化阻止用側壁スペーサを除
去し、前記拡散阻止膜が形成された半導体基板上に第２
伝導形の不純物がドーピングされた第２導電層を形成す
る工程と、前記形成された第２導電層が前記アクティブ
領域上だけ残るようにフォトリソグラフィー工程により
第２導電層をパターニングする工程と、前記第２導電層
パターンが形成された半導体基板上に前記第２導電層と
食刻選択比がほとんど同一な第１物質をその表面が平坦
に沈積する工程と、エッチバック工程により前記第１物
質および前記第１導電層パターンを食刻し前記第１導電
層をソースおよびドレーン領域に分離させる工程と、前
記第１物質を除去した後、層間絶縁膜を沈積し、熱処理
工程により前記ソースおよびドレーン領域に提供される
第１導電層から前記チャネル領域に接するトレンチ側壁
の上端部に露出された半導体基板内に前記第２伝導形の
不純物を拡散させ不純物拡散領域と形成する工程を備え
ることを特徴とする。
【０００６】
【作用】本発明によるトレンチ形ソース／ドレーンＭＯ
ＳＦＥＴの製造方法によると、拡散接合領域をチャネル
領域に隣接したトレンチ側壁の上端部で半導体基板に面
接する多結晶シリコン内の不純物拡散により形成するの
で、浅い接合形成が可能であり、接合面積を最小化する
ことにより接合容量を減少させられる。
ＳＦＥＴの製造方法によると、拡散接合領域をチャネル
領域に隣接したトレンチ側壁の上端部で半導体基板に面
接する多結晶シリコン内の不純物拡散により形成するの
で、浅い接合形成が可能であり、接合面積を最小化する
ことにより接合容量を減少させられる。
【０００７】
【実施例】以下、本発明に係わる実施例を添付図面に従
って説明する。図２を参照すると、本発明のトレンチ型
ソース／ドレーンＭＯＳＦＥＴはソースおよびドレーン
領域にトレンチ７が形成されており、チャネル領域に接
したトレンチ側壁の上端部７ｂを除外したトレンチ内壁
に酸化膜である拡散阻止膜９を形成する。そして前記拡
散阻止膜９および前記トレンチ側壁の上端部７ｂから露
出された半導体基板上に不純物がドープされた多結晶シ
リコンからなる第２導電層がトレンチ型ソースおよびド
レーン領域１０ｃとして形成される。そして、前記多結
晶シリコン内にドープされた不純物が前記トレンチ側壁
の上端部７ｂに露出された半導体基板１内に拡散され不
純物拡散領域１３を形成する。従って、本発明のＭＯＳ
ＦＥＴはチャネルと、ソースおよびドレーンの連結部位
を不純物拡散領域１３に極小化させられるので浅い接合
の形成が可能である。また、接合領域が極小化になるの
で接合容量が減少され、拡散阻止膜９により素子間の実
質的な阻止分離距離が大きくなるので素子分離領域を従
来方式に比べて狭められる。なお図中、符号２はフィー
ルド酸化膜、３はゲート絶縁膜、４はゲート電極に提供
される第１導電層、５はキャッピング酸化膜、６は絶縁
スペーサ、１２は層間絶縁膜、１４は金属電極である。
って説明する。図２を参照すると、本発明のトレンチ型
ソース／ドレーンＭＯＳＦＥＴはソースおよびドレーン
領域にトレンチ７が形成されており、チャネル領域に接
したトレンチ側壁の上端部７ｂを除外したトレンチ内壁
に酸化膜である拡散阻止膜９を形成する。そして前記拡
散阻止膜９および前記トレンチ側壁の上端部７ｂから露
出された半導体基板上に不純物がドープされた多結晶シ
リコンからなる第２導電層がトレンチ型ソースおよびド
レーン領域１０ｃとして形成される。そして、前記多結
晶シリコン内にドープされた不純物が前記トレンチ側壁
の上端部７ｂに露出された半導体基板１内に拡散され不
純物拡散領域１３を形成する。従って、本発明のＭＯＳ
ＦＥＴはチャネルと、ソースおよびドレーンの連結部位
を不純物拡散領域１３に極小化させられるので浅い接合
の形成が可能である。また、接合領域が極小化になるの
で接合容量が減少され、拡散阻止膜９により素子間の実
質的な阻止分離距離が大きくなるので素子分離領域を従
来方式に比べて狭められる。なお図中、符号２はフィー
ルド酸化膜、３はゲート絶縁膜、４はゲート電極に提供
される第１導電層、５はキャッピング酸化膜、６は絶縁
スペーサ、１２は層間絶縁膜、１４は金属電極である。
【０００８】図３Ａから図５Ｉを参照して、本発明のＭ
ＯＳＦＥＴを製造するのに最良な製造方法について説明
する。図３Ａを参照すると、第１伝導形、例えばｐ形シ
リコン基板１上にフィールド酸化膜２をＬＯＣＯＳ法に
より形成する。次いで、薄膜のゲート酸化膜３、不純物
がドープされた多結晶シリコンまたは不純物がドープさ
れた多結晶シリコンと高融点金属シリサイドの積層構造
からなる第１導電層４および絶縁膜５を順番に沈積す
る。沈積されたゲート酸化膜３、第１導電層４および絶
縁膜５をフォトリソグラフィー工程によりパターニング
しゲート電極パターンを形成する。ゲート電極パターン
下の半導体基板の表面近傍はチャネル領域として提供さ
れる。ゲート電極パターンが形成された半導体基板上に
絶縁膜を沈積し、沈積された絶縁膜を異方性食刻してゲ
ート電極パターンの側壁だけに絶縁スペーサ６を形成す
る。
ＯＳＦＥＴを製造するのに最良な製造方法について説明
する。図３Ａを参照すると、第１伝導形、例えばｐ形シ
リコン基板１上にフィールド酸化膜２をＬＯＣＯＳ法に
より形成する。次いで、薄膜のゲート酸化膜３、不純物
がドープされた多結晶シリコンまたは不純物がドープさ
れた多結晶シリコンと高融点金属シリサイドの積層構造
からなる第１導電層４および絶縁膜５を順番に沈積す
る。沈積されたゲート酸化膜３、第１導電層４および絶
縁膜５をフォトリソグラフィー工程によりパターニング
しゲート電極パターンを形成する。ゲート電極パターン
下の半導体基板の表面近傍はチャネル領域として提供さ
れる。ゲート電極パターンが形成された半導体基板上に
絶縁膜を沈積し、沈積された絶縁膜を異方性食刻してゲ
ート電極パターンの側壁だけに絶縁スペーサ６を形成す
る。
【０００９】図３Ｂを参照すると、絶縁スペーサ６を形
成した後、フィールド酸化膜とゲート電極パターンを食
刻マスクとして用いて露出されたシリコン基板１を０．
２〜０．３μｍ程度の深さに食刻しトレンチ７を形成す
る。図３Ｃを参照すると、トレンチが形成されたシリコ
ン半導体基板上にシリコン窒化膜のような酸化阻止膜を
沈積し、沈積されたシリコン窒化膜を異方性食刻しトレ
ンチ側壁にスペーサ８ａ、８ｂを形成する。フィールド
酸化膜２に隣接したトレンチ側壁のスペーサ８ｂよりチ
ャネル領域に接したトレンチ側壁のスペーサ８ａはゲー
ト電極パターンの側面段差によりもっと厚く形成され
る。
成した後、フィールド酸化膜とゲート電極パターンを食
刻マスクとして用いて露出されたシリコン基板１を０．
２〜０．３μｍ程度の深さに食刻しトレンチ７を形成す
る。図３Ｃを参照すると、トレンチが形成されたシリコ
ン半導体基板上にシリコン窒化膜のような酸化阻止膜を
沈積し、沈積されたシリコン窒化膜を異方性食刻しトレ
ンチ側壁にスペーサ８ａ、８ｂを形成する。フィールド
酸化膜２に隣接したトレンチ側壁のスペーサ８ｂよりチ
ャネル領域に接したトレンチ側壁のスペーサ８ａはゲー
ト電極パターンの側面段差によりもっと厚く形成され
る。
【００１０】図４Ｄを参照すると、スペーサ８ａ、８ｂ
を形成した後、トレンチ底面で露出されたシリコン表面
を熱酸化させると生成される酸化膜はスペーサ８ａがス
ペーサ８ｂよりは薄いので、フィールド酸化膜２とは完
全に連結され、チャネル領域に接するトレンチ側壁の上
端部７ｂを除外した残りの部分まで拡張され拡散阻止用
酸化膜９が形成される。
を形成した後、トレンチ底面で露出されたシリコン表面
を熱酸化させると生成される酸化膜はスペーサ８ａがス
ペーサ８ｂよりは薄いので、フィールド酸化膜２とは完
全に連結され、チャネル領域に接するトレンチ側壁の上
端部７ｂを除外した残りの部分まで拡張され拡散阻止用
酸化膜９が形成される。
【００１１】すなわち、トレンチ７のチャネル領域に接
する側壁の上端部で露出されるシリコン基板の表面幅は
トレンチ底面からトレンチ側壁を沿ってトレンチ側壁の
上端部７ｂに拡張される拡散阻止用酸化膜９のバードビ
ックの大きさにより調節させられる。図４Ｅを参照する
と、拡散阻止用酸化膜９を形成した後シリコン窒化膜か
らなる酸化阻止用スペーサを等方性食刻法で除去し、ス
ペーサが除去された半導体基板上に多結晶シリコン１０
を所定厚さで沈積する。
する側壁の上端部で露出されるシリコン基板の表面幅は
トレンチ底面からトレンチ側壁を沿ってトレンチ側壁の
上端部７ｂに拡張される拡散阻止用酸化膜９のバードビ
ックの大きさにより調節させられる。図４Ｅを参照する
と、拡散阻止用酸化膜９を形成した後シリコン窒化膜か
らなる酸化阻止用スペーサを等方性食刻法で除去し、ス
ペーサが除去された半導体基板上に多結晶シリコン１０
を所定厚さで沈積する。
【００１２】図４Ｆを参照すると、多結晶シリコンに第
２伝導形、例えばｎ+ 不純物を高濃度でイオン注入し、
第２導電層１０ａを形成する。図５Ｇを参照すると、不
純物がドープされた多結晶シリコンをフォトリソグラフ
ィー工程によりパターニングし、フィールド酸化膜２上
で互いに分離され、アクティブ領域で限定された第２導
電層パターン１０ｂを形成する。
２伝導形、例えばｎ+ 不純物を高濃度でイオン注入し、
第２導電層１０ａを形成する。図５Ｇを参照すると、不
純物がドープされた多結晶シリコンをフォトリソグラフ
ィー工程によりパターニングし、フィールド酸化膜２上
で互いに分離され、アクティブ領域で限定された第２導
電層パターン１０ｂを形成する。
【００１３】図５Ｈを参照すると、第２導電層パターン
１０ｂを形成した後に多結晶シリコンと食刻選択比がほ
とんど同じ第１物質１１、例えばフォトレジストをその
表面が平坦になるように半導体基板上にかぶせて、フォ
トレジストをエッチバックし、第２導電層パターン１０
ｂをソースおよびドレーン領域１０ｃで分離形成する。
１０ｂを形成した後に多結晶シリコンと食刻選択比がほ
とんど同じ第１物質１１、例えばフォトレジストをその
表面が平坦になるように半導体基板上にかぶせて、フォ
トレジストをエッチバックし、第２導電層パターン１０
ｂをソースおよびドレーン領域１０ｃで分離形成する。
【００１４】図５Ｉを参照すると、フォトレジストを完
全に除去し、半導体基板の全表面に層間絶縁膜１２を平
坦に沈積する。次いで、所定温度で半導体基板を熱処理
すると、多結晶シリコンに注入されたｎ+ 不純物がトレ
ンチ側壁の上端部７ｂに露出されたシリコン基板内に拡
散され不純物拡散領域１３が形成される。この不純物拡
散領域１３を通じてチャネル領域がソースおよびドレー
ン領域１０ｃと電気的に連結される。
全に除去し、半導体基板の全表面に層間絶縁膜１２を平
坦に沈積する。次いで、所定温度で半導体基板を熱処理
すると、多結晶シリコンに注入されたｎ+ 不純物がトレ
ンチ側壁の上端部７ｂに露出されたシリコン基板内に拡
散され不純物拡散領域１３が形成される。この不純物拡
散領域１３を通じてチャネル領域がソースおよびドレー
ン領域１０ｃと電気的に連結される。
【００１５】次いで、層間絶縁膜１２にソースおよびド
レーンコンタクトホールを形成し金属配線工程を通じて
ソースおよびドレーン電極を形成する。
レーンコンタクトホールを形成し金属配線工程を通じて
ソースおよびドレーン電極を形成する。
【００１６】
【発明の効果】以上説明したように本発明のＭＯＳＦＥ
Ｔ製造方法によると、ＬＯＣＯＳ工程、エッチバック工
程と多結晶シリコンから不純物の下方拡散方法等を利用
し、チャネル領域とソースおよびドレーンを連結するた
めの最小限の接合領域を形成し、浅い接合を形成するこ
とができるという効果がある。
Ｔ製造方法によると、ＬＯＣＯＳ工程、エッチバック工
程と多結晶シリコンから不純物の下方拡散方法等を利用
し、チャネル領域とソースおよびドレーンを連結するた
めの最小限の接合領域を形成し、浅い接合を形成するこ
とができるという効果がある。
【図面の簡単な説明】
【図１】従来のＭＯＳＦＥＴの構造を示した断面図であ
る。
る。
【図２】本発明によるトレンチ形ソース／ドレーンＭＯ
ＳＦＥＴの構造を示した断面図である。
ＳＦＥＴの構造を示した断面図である。
【図３】Ａ〜Ｃは本発明によるトレンチ形ソース／ドレ
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
【図４】Ｄ〜Ｆは本発明によるトレンチ形ソース／ドレ
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
【図５】Ｇ〜Ｉは本発明によるトレンチ形ソース／ドレ
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
ーンＭＯＳＦＥＴの製造方法を示した望ましい一実施例
の工程順序図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ 第１導電層 ５ 絶縁膜 ６ 絶縁スペーサ ７ トレンチ ７ｂ トレンチ側壁の上端部 ８ａ、８ｂ スペーサ ９ 拡散阻止膜 １０ 多結晶シリコン １０ａ 第２導電層 １０ｂ 第２導電層パターン １０ｃ ドレーン領域 １１ 第１物質 １２ 層間絶縁膜 １３ 不純物拡散領域
Claims (6)
- 【請求項１】 トレンチ形ソース／ドレーンＭＯＳＦＥ
Ｔの製造方法において、 第１伝導形の半導体基板上にアクティブ領域を限定する
ためのフィールド酸化膜を形成する工程と、 前記フィールド酸化膜が形成された半導体基板上に薄膜
のゲート絶縁膜、第１導電層および第１絶縁膜を順次的
に沈積する工程と、 前記アクティブ領域のチャネル領域上だけに残るように
前記沈積されたゲート絶縁膜、第１導電層および第１絶
縁膜をフォトリソグラフィー工程によりパターニングす
る工程と、 前記ゲート絶縁膜、第１導電層および第１絶縁膜で形成
されたパターンの側壁に絶縁スペーサを形成する工程
と、 前記絶縁スペーサ形成後、前記フィールド酸化膜と絶縁
スペーサで限定されたアクティブ領域の半導体基板を所
定深さで食刻しトレンチを形成する工程と、 前記トレンチ形成後、前記トレンチの側壁に酸化阻止用
側壁スペーサを形成する工程と、 前記酸化阻止用側壁スペーサ形成後、前記チャネル領域
と接するトレンチ側壁の上端部を除外したトレンチ内壁
に熱酸化法による拡散阻止膜を形成する工程と、 前記拡散阻止膜形成後、前記酸化阻止用側壁スペーサを
除去し、前記拡散阻止膜が形成された半導体基板上に第
２伝導形の不純物がドーピングされた第２導電層を形成
する工程と、 前記形成された第２導電層が前記アクティブ領域上だけ
残るようにフォトリソグラフィー工程により第２導電層
をパターニングする工程と、 前記第２導電層パターンが形成された半導体基板上に前
記第２導電層と食刻選択比がほとんど同一な第１物質を
その表面が平坦に沈積する工程と、 エッチバック工程により前記第１物質および前記第１導
電層パターンを食刻し前記第１導電層をソースおよびド
レーン領域に分離させる工程と、 前記第１物質を除去した後、層間絶縁膜を沈積し、熱処
理工程により前記ソースおよびドレーン領域に提供され
る第１導電層から前記チャネル領域に接するトレンチ側
壁の上端部に露出された半導体基板内に前記第２伝導形
の不純物を拡散させ不純物拡散領域を形成する工程を備
えることを特徴とするＭＯＳＦＥＴの製造方法。 - 【請求項２】 前記トレンチの深さは０．２〜０．３μ
ｍであることを特徴とする請求項１記載のＭＯＳＦＥＴ
の製造方法。 - 【請求項３】 前記酸化阻止用側壁スペーサはシリコン
窒化膜で形成することを特徴とする請求項１記載のＭＯ
ＳＦＥＴの製造方法。 - 【請求項４】 前記トレンチ側壁の上端部の露出表面の
幅は前記拡散阻止膜形成時トレンチ底面から前記酸化阻
止用側壁スぺーサに沿いトレンチ側壁の上端部に拡張さ
れる拡散阻止膜のバードビックの大きさで調節すること
を特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 - 【請求項５】 前記第２導電層は不純物がドープされた
多結晶シリコンであることを特徴とする請求項１記載の
ＭＯＳＦＥＴの製造方法。 - 【請求項６】 前記第１物質はフォトレジストであるこ
とを特徴とする請求項５記載のＭＯＳＦＥＴの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910010303A KR930001452A (ko) | 1991-06-21 | 1991-06-21 | 트렌치형 소스/드레인 mosfet 및 그 제조방법 |
| KR1991P10303 | 1991-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204472A true JPH06204472A (ja) | 1994-07-22 |
Family
ID=19316081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4162404A Pending JPH06204472A (ja) | 1991-06-21 | 1992-06-22 | トレンチ形ソース／ドレーンｍｏｓｆｅｔの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06204472A (ja) |
| KR (1) | KR930001452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103753A (ja) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273688B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 모스펫및그제조방법 |
-
1991
- 1991-06-21 KR KR1019910010303A patent/KR930001452A/ko not_active Withdrawn
-
1992
- 1992-06-22 JP JP4162404A patent/JPH06204472A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103753A (ja) * | 2005-10-06 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7468540B2 (en) | 2005-10-06 | 2008-12-23 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001452A (ko) | 1993-01-16 |
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