JPH0620478A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0620478A JPH0620478A JP4196384A JP19638492A JPH0620478A JP H0620478 A JPH0620478 A JP H0620478A JP 4196384 A JP4196384 A JP 4196384A JP 19638492 A JP19638492 A JP 19638492A JP H0620478 A JPH0620478 A JP H0620478A
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- memory cells
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 210000000352 storage cell Anatomy 0.000 abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 210000004027 cell Anatomy 0.000 description 59
- 238000012544 monitoring process Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、記憶セルに保持されている
データビットの信頼性を容易に確認できるようにするこ
とである。 【構成】 半導体記憶装置は半導体チップ１１に集積さ
れており、データ保持用の記憶セル１２と、監視用記憶
セル１４と、周辺回路１３を備えている。監視用記憶セ
ル１４はデータ保持用記憶セル１２より容易にデータを
反転させる特性を有しており、電源電圧の変動等が生じ
ると、まず、監視用記憶セル１４がデータを反転させ
る。したがって、監視用記憶セル１４をチェックするこ
とにより、データ保持用記憶セルに保持されているデー
タビットの信頼性を保証することができる。
データビットの信頼性を容易に確認できるようにするこ
とである。 【構成】 半導体記憶装置は半導体チップ１１に集積さ
れており、データ保持用の記憶セル１２と、監視用記憶
セル１４と、周辺回路１３を備えている。監視用記憶セ
ル１４はデータ保持用記憶セル１２より容易にデータを
反転させる特性を有しており、電源電圧の変動等が生じ
ると、まず、監視用記憶セル１４がデータを反転させ
る。したがって、監視用記憶セル１４をチェックするこ
とにより、データ保持用記憶セルに保持されているデー
タビットの信頼性を保証することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に、電源電圧の変動を検出する技術に関する。
特に、電源電圧の変動を検出する技術に関する。
【０００２】
【従来の技術】図５は従来の半導体記憶装置のレイアウ
トを示しており、図６は従来の半導体記憶装置に含まれ
る記憶セルの回路構成を示している。
トを示しており、図６は従来の半導体記憶装置に含まれ
る記憶セルの回路構成を示している。
【０００３】従来の半導体記憶装置は、半導体チップ１
１上に集積されており、半導体チップ１１の中央部には
記憶セルのアレイ１２が形成され、その周辺部は周辺回
路１３に割り当てられている。
１上に集積されており、半導体チップ１１の中央部には
記憶セルのアレイ１２が形成され、その周辺部は周辺回
路１３に割り当てられている。
【０００４】記憶セルのアレイ１２に含まれている各記
憶セルは、フリップフロップで構成されており、ワード
トップ線２１とワードボトム線２５との間に接続されて
いる。負荷抵抗２３とバイポーラトランジスタ２４との
直列回路が１対ワードトップ線２１に接続され、１対の
バイポーラトランジスタ２４の共通エミッタは定電流源
２７を介してワードボトム線２５に接続されている。本
例では、負荷抵抗２３は１０キロオームであり、定電流
源２７は５０マイクロアンペアの電流を流す。一対のバ
イポーラトランジスタ２４の一方のベースは他方のバイ
ポーラトランジスタのコレクタに接続されており、ワー
ドトップ線２１と一対のバイポーラトランジスタ２４の
ベースとの間には、一対のショットキバリアダイオード
２６がそれぞれ接続されている。
憶セルは、フリップフロップで構成されており、ワード
トップ線２１とワードボトム線２５との間に接続されて
いる。負荷抵抗２３とバイポーラトランジスタ２４との
直列回路が１対ワードトップ線２１に接続され、１対の
バイポーラトランジスタ２４の共通エミッタは定電流源
２７を介してワードボトム線２５に接続されている。本
例では、負荷抵抗２３は１０キロオームであり、定電流
源２７は５０マイクロアンペアの電流を流す。一対のバ
イポーラトランジスタ２４の一方のベースは他方のバイ
ポーラトランジスタのコレクタに接続されており、ワー
ドトップ線２１と一対のバイポーラトランジスタ２４の
ベースとの間には、一対のショットキバリアダイオード
２６がそれぞれ接続されている。
【０００５】かかる構成の従来の半導体記憶装置では、
全ての記憶セルは同一の特性であり、例えば、電源マー
ジン、書き込み特性は全ての記憶セルで同一である。
全ての記憶セルは同一の特性であり、例えば、電源マー
ジン、書き込み特性は全ての記憶セルで同一である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、全てに記憶セルが同一の特性を有
しており、電源電圧が変動するなど誤動作の原因が生じ
ると、不特定の記憶セルにデータビットの反転の生じる
可能性がある。しかしながら、誤動作の原因の発生とデ
ータビットの反転との関係は、特に監視されておらず、
従来の半導体記憶装置は、その保持しているデータビッ
トの正確さは何等保証されていないという問題点があっ
た。
半導体記憶装置では、全てに記憶セルが同一の特性を有
しており、電源電圧が変動するなど誤動作の原因が生じ
ると、不特定の記憶セルにデータビットの反転の生じる
可能性がある。しかしながら、誤動作の原因の発生とデ
ータビットの反転との関係は、特に監視されておらず、
従来の半導体記憶装置は、その保持しているデータビッ
トの正確さは何等保証されていないという問題点があっ
た。
【０００７】
【課題を解決するための手段】本発明の要旨は、複数の
アドレス可能な記憶セルで構成された記憶セルアレイ
と、該複数のアドレス可能な記憶セルに所定の電圧を供
給する電圧線とを備えた半導体記憶装置において、上記
複数のアドレス可能な記憶セルは第１の所定のデータ反
転特性を有する第１の記憶セル群と、上記第１の所定の
データ反転特性とは異なる第２のデータ反転特性を有す
る第２の記憶セル群とを有することである。
アドレス可能な記憶セルで構成された記憶セルアレイ
と、該複数のアドレス可能な記憶セルに所定の電圧を供
給する電圧線とを備えた半導体記憶装置において、上記
複数のアドレス可能な記憶セルは第１の所定のデータ反
転特性を有する第１の記憶セル群と、上記第１の所定の
データ反転特性とは異なる第２のデータ反転特性を有す
る第２の記憶セル群とを有することである。
【０００８】
【発明の作用】上記構成に係る半導体記憶装置では、電
圧線に不所望の変動が発生すると、第１の記憶セル群と
第２の記憶セル群との内、容易にデータの反転が生じる
データ反転特性を備えた記憶セル群にデータの反転が生
じる。したがって、該容易にデータの反転が生じるデー
タ反転特性を備えた記憶セル群にデータの反転が発生し
ていなければ、他方のデータセル群にデータの反転は発
生しておらず、容易にデータの反転が生じるデータ反転
特性を備えた記憶セル群を監視することにより、他方の
データセル群に保持されたデータビットの正確さを保証
することができる。
圧線に不所望の変動が発生すると、第１の記憶セル群と
第２の記憶セル群との内、容易にデータの反転が生じる
データ反転特性を備えた記憶セル群にデータの反転が生
じる。したがって、該容易にデータの反転が生じるデー
タ反転特性を備えた記憶セル群にデータの反転が発生し
ていなければ、他方のデータセル群にデータの反転は発
生しておらず、容易にデータの反転が生じるデータ反転
特性を備えた記憶セル群を監視することにより、他方の
データセル群に保持されたデータビットの正確さを保証
することができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１は本発明の第１実施例に係る半導体記
憶装置のレイアウトを示す平面図であり、図２はそれに
含まれるデータ保持用の記憶セルの回路構成を示す回路
図であり、図３は監視用記憶セルの回路構成を示す回路
図である。
憶装置のレイアウトを示す平面図であり、図２はそれに
含まれるデータ保持用の記憶セルの回路構成を示す回路
図であり、図３は監視用記憶セルの回路構成を示す回路
図である。
【００１１】第１実施例のかかる半導体記憶装置は、半
導体チップ１１上に集積されており、データ保持用の記
憶セル群１２は半導体チップ１１の中央部に形成されて
いる。半導体チップ１１の周辺部には、監視用の記憶セ
ル１４と、データ保持用の記憶セル１２と監視用の記憶
セル１４とをアドレス指定すると共に、データの書き込
みおよびデータの読みだしを制御し、更に、監視用記憶
セル１４の保持データに反転が発生したか否かを判別す
る判別回路１３が設けられている。
導体チップ１１上に集積されており、データ保持用の記
憶セル群１２は半導体チップ１１の中央部に形成されて
いる。半導体チップ１１の周辺部には、監視用の記憶セ
ル１４と、データ保持用の記憶セル１２と監視用の記憶
セル１４とをアドレス指定すると共に、データの書き込
みおよびデータの読みだしを制御し、更に、監視用記憶
セル１４の保持データに反転が発生したか否かを判別す
る判別回路１３が設けられている。
【００１２】データ保持用の各記憶セル１２は、図２に
詳示されているように、フリップフロップで構成されて
おり、ワードトップ線２１とワードボトム線２５との間
に接続されている。負荷抵抗２３とマルチエミッタ型バ
イポーラトランジスタ２４との直列回路が一対ワードト
ップ線２１に接続され、一対のバイポーラトランジスタ
２４の共通エミッタは定電流源２７を介してワードボト
ム線２５に接続されている。一対のバイポーラトランジ
スタ２４のエミッタは更に一対のデータ線２２に接続さ
れており、データビットは一対のバイポーラトランジス
タ２４のコレクタ間の電圧差をデータ線２２上の電圧差
に置き換え、あるいは、その逆の置き換えで書き込みお
よび読みだしを実行する。本例では、負荷抵抗２３は１
０キロオームであり、定電流源２７は５０マイクロアン
ペアの電流を流す。一対のバイポーラトランジスタ２４
の一方のベースは他方のバイポーラトランジスタのコレ
クタに接続されており、ワードトップ線２１と一対のバ
イポーラトランジスタ２４のベースとの間には、一対の
ショットキバリアダイオード２６がそれぞれ接続されて
いる。
詳示されているように、フリップフロップで構成されて
おり、ワードトップ線２１とワードボトム線２５との間
に接続されている。負荷抵抗２３とマルチエミッタ型バ
イポーラトランジスタ２４との直列回路が一対ワードト
ップ線２１に接続され、一対のバイポーラトランジスタ
２４の共通エミッタは定電流源２７を介してワードボト
ム線２５に接続されている。一対のバイポーラトランジ
スタ２４のエミッタは更に一対のデータ線２２に接続さ
れており、データビットは一対のバイポーラトランジス
タ２４のコレクタ間の電圧差をデータ線２２上の電圧差
に置き換え、あるいは、その逆の置き換えで書き込みお
よび読みだしを実行する。本例では、負荷抵抗２３は１
０キロオームであり、定電流源２７は５０マイクロアン
ペアの電流を流す。一対のバイポーラトランジスタ２４
の一方のベースは他方のバイポーラトランジスタのコレ
クタに接続されており、ワードトップ線２１と一対のバ
イポーラトランジスタ２４のベースとの間には、一対の
ショットキバリアダイオード２６がそれぞれ接続されて
いる。
【００１３】一方、監視用記憶セル１４は、図３に詳示
されているように、フリップフロップで構成されてお
り、ワードトップ線１２１とワードボトム線１２５との
間に接続されている。負荷抵抗１２３ａ、１２３ｂとマ
ルチエミッタ型バイポーラトランジスタ１２４との直列
回路が一対ワードトップ線１２１に接続され、一対のバ
イポーラトランジスタ１２４の共通エミッタは定電流源
１２７を介してワードボトム線１２５に接続されてい
る。一対のバイポーラトランジスタ１２４のエミッタは
更に一対のデータ線１２２に接続されており、監視用デ
ータビットの読みだしおよび書き込みに使用されてい
る。監視用記憶セル１４のデータ反転特性をデータ保持
用記憶セル１２のデータ反転特性と異ならせるために、
負荷抵抗１２３ａと１２３ｂは１００キロオームと５キ
ロオームとにそれぞれ設定されている。しかしながら、
定電流源１２７は５０マイクロアンペアの電流を流すよ
う設計されている。
されているように、フリップフロップで構成されてお
り、ワードトップ線１２１とワードボトム線１２５との
間に接続されている。負荷抵抗１２３ａ、１２３ｂとマ
ルチエミッタ型バイポーラトランジスタ１２４との直列
回路が一対ワードトップ線１２１に接続され、一対のバ
イポーラトランジスタ１２４の共通エミッタは定電流源
１２７を介してワードボトム線１２５に接続されてい
る。一対のバイポーラトランジスタ１２４のエミッタは
更に一対のデータ線１２２に接続されており、監視用デ
ータビットの読みだしおよび書き込みに使用されてい
る。監視用記憶セル１４のデータ反転特性をデータ保持
用記憶セル１２のデータ反転特性と異ならせるために、
負荷抵抗１２３ａと１２３ｂは１００キロオームと５キ
ロオームとにそれぞれ設定されている。しかしながら、
定電流源１２７は５０マイクロアンペアの電流を流すよ
う設計されている。
【００１４】上述のように、監視用記憶セル１４の電圧
マージンはデータ保持用記憶セル１２のそれより少なく
なっており、電圧変動時に監視用データが反転し易くな
っている。本実施例では、監視用記憶セル１４は１ビッ
ト分であるが、２ビット分あるいはそれ以上の監視用デ
ータビットを保持するようにしてもよい。
マージンはデータ保持用記憶セル１２のそれより少なく
なっており、電圧変動時に監視用データが反転し易くな
っている。本実施例では、監視用記憶セル１４は１ビッ
ト分であるが、２ビット分あるいはそれ以上の監視用デ
ータビットを保持するようにしてもよい。
【００１５】以下、本実施例の動作を説明する。電源が
投入されると、ワードトップ線２１、１２１とワードボ
トム線２５、１２５にそれぞれ互いに異なる所定の電圧
が供給される。監視用記憶セル１４では、負荷抵抗１２
３ｂの抵抗値、したがって時定数が小さいので、該負荷
抵抗１２３ｂと直列接続されているバイポーラトランジ
スタ１２４がオフし、反対側のバイポーラトランジスタ
１２４がオンする。したがって、監視用データはコレク
タＣ、Ｄ間の電圧差Ｖｈとして表される。
投入されると、ワードトップ線２１、１２１とワードボ
トム線２５、１２５にそれぞれ互いに異なる所定の電圧
が供給される。監視用記憶セル１４では、負荷抵抗１２
３ｂの抵抗値、したがって時定数が小さいので、該負荷
抵抗１２３ｂと直列接続されているバイポーラトランジ
スタ１２４がオフし、反対側のバイポーラトランジスタ
１２４がオンする。したがって、監視用データはコレク
タＣ、Ｄ間の電圧差Ｖｈとして表される。
【００１６】しかしながら、このオフしているバイポー
ラトランジスタ１２４のエミッタに接続されているデー
タ線１２２の電圧をコレクタＣの電圧より低くすると、
このバイポーラトランジスタ１２４はオンし、監視用記
憶セル１４に保持されている監視用データは反転する。
ラトランジスタ１２４のエミッタに接続されているデー
タ線１２２の電圧をコレクタＣの電圧より低くすると、
このバイポーラトランジスタ１２４はオンし、監視用記
憶セル１４に保持されている監視用データは反転する。
【００１７】各バイポーラトランジスタ１２４のｈFEを
１００とし、電圧差Ｖｈを計算すると、定電流は５０マ
イクロアンペアなので、データ保持用記憶セル１２のデ
ータを表す電圧差は約４５０ミリボルトになり、一方、
監視用記憶セル１２のデータを表す電圧差Ｖｈは２００
ミリボルトになる。
１００とし、電圧差Ｖｈを計算すると、定電流は５０マ
イクロアンペアなので、データ保持用記憶セル１２のデ
ータを表す電圧差は約４５０ミリボルトになり、一方、
監視用記憶セル１２のデータを表す電圧差Ｖｈは２００
ミリボルトになる。
【００１８】したがって、不所望の電圧変動等、データ
反転の原因が生じると、監視用記憶セル１４のデータが
まず反転する。したっがって、この監視用記憶セル１４
にデータの反転が生じているか否かを判断すれば、デー
タ保持用記憶セル１２にデータの反転が発生した可能性
があるか否かを判断でき、データ保持用記憶セル１２に
保持されているデータビットの信頼性を的確に判断でき
る。
反転の原因が生じると、監視用記憶セル１４のデータが
まず反転する。したっがって、この監視用記憶セル１４
にデータの反転が生じているか否かを判断すれば、デー
タ保持用記憶セル１２にデータの反転が発生した可能性
があるか否かを判断でき、データ保持用記憶セル１２に
保持されているデータビットの信頼性を的確に判断でき
る。
【００１９】なお、電圧差Ｖｈを変更して検出感度を適
正化することができる。
正化することができる。
【００２０】図４は本発明の第２実施例にかかる半導体
記憶装置のレイアウトを示す平面図であり、半導体チッ
プ４１の中央部にデータ保持用記憶セル４２が形成さ
れ、その周辺部に周辺回路４３が形成されている。本実
施例が第１実施例と異なる点は、監視用記憶セル４４が
データ保持用記憶セル４２に囲まれており、データ保持
用記憶セル４２の誤動作が検出できる。
記憶装置のレイアウトを示す平面図であり、半導体チッ
プ４１の中央部にデータ保持用記憶セル４２が形成さ
れ、その周辺部に周辺回路４３が形成されている。本実
施例が第１実施例と異なる点は、監視用記憶セル４４が
データ保持用記憶セル４２に囲まれており、データ保持
用記憶セル４２の誤動作が検出できる。
【００２１】また、データ保持用記憶セルおよび監視用
記憶セルは、ＰＮＰ型メモリセル、もしくは電界効果型
トランジスタで構成することもできる。負荷トランジス
タとデータ保持用トランジスタとでフリップフロップを
構成する場合、負荷トランジスタのチャンネルの幾何学
寸法を異ならせて、抵抗値に差を発生させることもでき
る。
記憶セルは、ＰＮＰ型メモリセル、もしくは電界効果型
トランジスタで構成することもできる。負荷トランジス
タとデータ保持用トランジスタとでフリップフロップを
構成する場合、負荷トランジスタのチャンネルの幾何学
寸法を異ならせて、抵抗値に差を発生させることもでき
る。
【００２２】
【発明の効果】以上説明してきたように、本発明による
と、容易にデータの反転が生じるデータ反転特性を備え
た記憶セル群を設けたので、容易にデータの反転が生じ
るデータ反転特性を備えた記憶セル群にデータの反転が
発生していなければ、他方のデータセル群にデータの反
転は発生しておらず、容易にデータの反転が生じるデー
タ反転特性を備えた記憶セル群を監視することにより、
他方のデータセル群に保持されたデータビットの正確さ
を保証することができるという効果を得られる。
と、容易にデータの反転が生じるデータ反転特性を備え
た記憶セル群を設けたので、容易にデータの反転が生じ
るデータ反転特性を備えた記憶セル群にデータの反転が
発生していなければ、他方のデータセル群にデータの反
転は発生しておらず、容易にデータの反転が生じるデー
タ反転特性を備えた記憶セル群を監視することにより、
他方のデータセル群に保持されたデータビットの正確さ
を保証することができるという効果を得られる。
【図１】本発明の第１実施例のレイアウトを示す平面図
である。
である。
【図２】第１実施例に含まれるデータ保持用記憶セルの
回路図である。
回路図である。
【図３】第１実施例に含まれる監視用記憶セルの回路図
である。
である。
【図４】本発明の第２実施例のレイアウトを示す平面図
である。
である。
【図５】従来例のレイアウトを示す平面図である。
【図６】従来例の記憶セルを示す回路図である。
１１，４１ 半導体チップ １２，４２ データ保持用記憶セル １３，４３ 周辺回路 １４，４４ 監視用記憶セル ２１ ワードトップ線 ２３ 負荷抵抗 １２３ａ，１２３ｂ 負荷抵抗 ２３，１２４ バイポーラトランジスタ ２２，１２２ データ線 ２５，１２５ ワードボトム線 ２６，１２６ ショットキバリアダイオード ２７，１２７ 定電流源
Claims (3)
- 【請求項１】 複数のアドレス可能な記憶セルで構成さ
れた記憶セルアレイと、該複数のアドレス可能な記憶セ
ルに所定の電圧を供給する電圧線とを備えた半導体記憶
装置において、上記複数のアドレス可能な記憶セルは第
１の所定のデータ反転特性を有する第１の記憶セル群
と、上記第１の所定のデータ反転特性とは異なる第２の
データ反転特性を有する第２の記憶セル群とを有するこ
とを特徴とする半導体記憶装置。 - 【請求項２】 上記複数のアドレス可能な記憶セルの各
々は、バイポーラトランジスタと負荷抵抗とで構成され
た一対の直列回路で構成されたフリップフロップと、バ
イポーラトランジスタのベースにそれぞれ接続されたシ
ョットキバリアダイオードとを有する請求項１記載の半
導体記憶装置。 - 【請求項３】 上記複数のアドレス可能な記憶セルの各
々は、電界効果型トランジスタと負荷抵抗素子とで構成
された一対の直列回路で構成されたフリップフロップを
有する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196384A JPH0620478A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196384A JPH0620478A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620478A true JPH0620478A (ja) | 1994-01-28 |
Family
ID=16356981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196384A Pending JPH0620478A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620478A (ja) |
-
1992
- 1992-06-30 JP JP4196384A patent/JPH0620478A/ja active Pending
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